1、 什么是STA？
靜態(tài)時序分析，不需要動態(tài)仿真

2、 什么是setup time ？
在時鐘邊沿到來之前數(shù)據(jù)穩(wěn)定的時間

3、 什么是hold time ?
在時鐘邊沿到來之后數(shù)據(jù)保持穩(wěn)定的時間

4、 什么是arrival time ?
在 data path上數(shù)據(jù)到達的時間

5、 什么是required time ?
在clock path上時鐘到達的時間

6、 什么是slack ？
required time和arrival time之間的差

7、 STA中有哪些data path?

input 2 reg reg 2 reg reg 2 output input 2 output

8、 有哪些timing constraints exceptions?
false path 、multi cycle path 、min/max path

9、 什么是clock latency ?
從時鐘源（clock source）到觸發(fā)器clock pin的延時

10、什么是clock skew ?
同一個clock source到不同clock pin的延時之差

11、什么是uncertainty?
由于jitter和skew導致的時鐘相對于理想位置的偏差

12、什么是cell delay或者propagation delay ?
從cell的input 到output的延時

13、什么是net delay?
從一個cell的output到下一個cell的input之間的線延時

14、什么是drive strength ?
drive strength 是描述cell對其輸出端上負載電容充放電的能力。

15、什么是Clock gating ?
clock gating是降低同步設計中動態(tài)功耗的技術(shù)。通過增加額外的邏輯來修剪clock tree.

16、什么是OCV（on chip variation）
由于PVT的不同，芯片上不同區(qū)域的延時不同。通過derate來建模，使得fast path更fast,slow path 更加slow.

17、為什么我們需要STA？
STA提供更加快速，更加簡單的方式來檢查設計中所有路徑中的時序。

18、什么是useful skew？
在clock path 上增加的skew，用于修復setup timing.

19、什么是CRPR（clock reconvergence pessimism removal）？
ocv 模式有時也會太悲觀，如果 launch和 capture 有 common path，那么這段 common path 的 ocv 就是一樣的，所以開啟了ocv 模式后，需要同時開啟 crpr （clock reconvergence pessimism removal）

20、什么是recovery time ？
對于異步信號釋放時，其在下一個時鐘邊沿之前最少需要穩(wěn)定的時間。

21、什么是removal time ?
對于異步信號釋放時，其在上一個時鐘邊沿之后最少需要穩(wěn)定的時間。

22、STA有哪些缺點？
結(jié)果比較悲觀，需要定義timing requirements和timing exceptions,很難處理異步電路

23、有哪些類型的DRC？
logical DRCs :max transition，max capacitance，max fanout
physical DRCs: short, open, spacing rules, overlap

24、什么是cross talk ？
物理上相鄰的net由于電容耦合導致的不期望的效應

25、什么是線負載模型？
在綜合階段計算延時的方式，根據(jù)fanout獲取電阻電容。

26、什么是virtual clock?
物理上不存在的Clock，用于設置input delay和output delay

27、什么是MCMM（multi corner multi mode）?
組合mode&cornet用于特定的時序分析（setup hold）

總結(jié)

以上是生活随笔為你收集整理的静态时序分析知识点的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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