參考文章一：硅基射頻開(kāi)關(guān)集成電路設(shè)計(jì) 許清河

硅基射頻開(kāi)關(guān)基礎(chǔ)

1、MOSFET工作原理

??傳統(tǒng)的N 溝道MOSFET 物理結(jié)構(gòu)如圖2-1 所示，其包含了四個(gè)端口，分別為柵（Gate）、漏（Drain）源（Drain），體（Bulk）。柵級(jí)與溝道間存在絕緣的二氧化硅（SiO2）隔離層。漏極和源級(jí)由濃度較高的n+離子摻雜形成。對(duì)于N 溝道器件，體為p 型硅襯底。CMOS 晶體管通過(guò)柵極加壓的方式改變襯底的電荷分布，以此對(duì)器件進(jìn)行有效控制。

??若柵極電壓足夠高，導(dǎo)帶邊緣接近費(fèi)米能級(jí)，反型層中產(chǎn)生自由移動(dòng)的負(fù)電荷，晶體管溝道正式形成。該導(dǎo)電溝道在源級(jí)與漏極之間延伸此時(shí)只要漏源級(jí)電壓大于零，溝道中就會(huì)有電流流過(guò)。對(duì)于低于閾值的柵極電壓，溝道輕微開(kāi)啟，只有非常小的亞閾值電流可以通過(guò)溝道。

??根據(jù)端口之間施加的電壓不同，晶體管工作模式大致分為三類(lèi)。分別為亞閾值區(qū)，線性區(qū)與飽和區(qū)。

??當(dāng)VGS < Vth 時(shí)（VGS 為晶體管的柵源電壓，Vth 為器件的閾值電壓），根據(jù)基本的閾值模型可知，晶體管處于截止?fàn)顟B(tài)。考慮熱能對(duì)電子能量的費(fèi)米-迪拉克分布影響，一些更高能的電子可以從源級(jí)流向漏極。這就是亞閾值電流，它為柵源極電壓的指數(shù)函數(shù)。因?yàn)殡娏鬏^小，有時(shí)稱(chēng)為亞閾值泄漏。

??在弱反型中，體端與源極相接，漏極電流隨VGS 呈指數(shù)型變化

??其中，ID0 為VGS = Vth 時(shí)的漏極電流，熱電壓VT = kT/q，斜率因子n 由下式給出：

??CD 為耗盡層電容，Cox 為氧化層電容。

??亞閾值電流的存在，增大了數(shù)字電路的能耗。然而，一些微型功率的模擬電路對(duì)亞閾值傳導(dǎo)特性進(jìn)行了利用，將電路偏置在弱反型區(qū)，提供接近雙極晶體管的跨導(dǎo)電流比：gm /ID = 1/(nVT)。

??因?yàn)殚撝惦妷号c制造工藝是強(qiáng)相關(guān)的，而亞閾值的I-V 曲線與閾值電壓又呈指數(shù)關(guān)系，所以制造工藝對(duì)亞閾值區(qū)的電流有著非常明顯的影響。比如，氧化物厚度，PN 結(jié)的深度，或是漏源區(qū)摻雜濃度的不同都會(huì)反應(yīng)在亞閾值的I-V 曲線上。由此導(dǎo)致的器件對(duì)制造變化的靈敏性使得晶體管的性能優(yōu)化變得更復(fù)雜。

??當(dāng)VGS > Vth 且VDS < VGS - Vth 時(shí)，晶體管工作在線性區(qū)。導(dǎo)電溝道形成，電流可以從漏極流向源極。此時(shí)MOSFET 像電阻一樣工作，不同的是，它受控于柵極電壓。從漏極到源級(jí)的電流模型為：

??其中，μn 是電荷載流子的有效遷移率，W 是晶體管的柵寬， L 是晶體管的柵長(zhǎng)， Cox 是每單位面積的氧化物電容。

??當(dāng)VGS > Vth 且VDS ≥ VGS - Vth 時(shí)，晶體管工作在飽和區(qū)。與線性區(qū)類(lèi)似，溝道形成，漏源電流流動(dòng)。不過(guò)這時(shí)的漏極電壓明顯高過(guò)源級(jí)，電子開(kāi)始擴(kuò)散，在襯底深處分布了三維電流。溝道夾斷現(xiàn)象在漏極出現(xiàn)，溝道明顯變窄，但由于漏極與溝道之間的電場(chǎng)非常高，使得溝道繼續(xù)保持導(dǎo)通狀態(tài)。在這個(gè)區(qū)域，漏極電流弱依賴(lài)于漏極電壓，并且主要由柵源電壓控制，可以近似建模為：

??這里的參數(shù)λ 用來(lái)模擬漏極電流受漏壓的控制情況。

??晶體管的這種漏源電流受控于柵極電壓的特性，與開(kāi)關(guān)的定義（信號(hào)通路的閉合與斷開(kāi)）非常匹配，晶體管的截止區(qū)對(duì)應(yīng)開(kāi)關(guān)的斷開(kāi)狀態(tài)。晶體管的線性區(qū)對(duì)應(yīng)開(kāi)關(guān)的閉合狀態(tài)。因?yàn)镸OSFET 器件的天然優(yōu)勢(shì)，所以采用硅基工藝設(shè)計(jì)開(kāi)關(guān)存在其合理性。

2、射頻開(kāi)關(guān)的規(guī)格參數(shù)

??射頻開(kāi)關(guān)的規(guī)格參數(shù)，用來(lái)反應(yīng)開(kāi)關(guān)的性能表現(xiàn)，較為常見(jiàn)的有插入損耗、回波損耗、端口間的隔離度、以及功率承載能力。

2.1 插入損耗

??在現(xiàn)實(shí)世界中，理想的開(kāi)關(guān)是不存在的，任何工藝實(shí)現(xiàn)的開(kāi)關(guān)模塊都含有寄生效應(yīng)，如導(dǎo)通時(shí)器件自身引入的電阻Ron，使通過(guò)開(kāi)關(guān)的信號(hào)產(chǎn)生附加衰減。關(guān)閉時(shí)電路寄生的電容Coff，導(dǎo)致高頻信號(hào)的關(guān)閉效果不理想，存在泄漏情況。插入損耗是天線開(kāi)關(guān)重要的指標(biāo)之一，用來(lái)度量開(kāi)關(guān)自身引入的功率損耗和信號(hào)衰減情況。開(kāi)關(guān)模塊在特定頻率處的插入損耗可以由該頻率信號(hào)通過(guò)開(kāi)關(guān)時(shí)產(chǎn)生的功率損耗或電壓衰減來(lái)計(jì)算。

??功率損耗的計(jì)算公式

??電壓衰減的計(jì)算公式

??插入損耗是開(kāi)關(guān)應(yīng)用中不可忽視的指標(biāo)。在接受鏈路里，它影響了系統(tǒng)的有效靈敏度，動(dòng)態(tài)范圍以及噪聲系數(shù)。在發(fā)射鏈路里，開(kāi)關(guān)的插入損耗對(duì)系統(tǒng)整體的效率惡化非常顯著。因此，插入損耗是天線開(kāi)關(guān)的關(guān)鍵規(guī)格參數(shù)。

??硅基射頻開(kāi)關(guān)中的插入損耗通常由三個(gè)因素導(dǎo)致的：
1）MOSFET 自身存在的導(dǎo)通電阻，引起信號(hào)衰減。
2）開(kāi)關(guān)芯片端口或內(nèi)部的不匹配導(dǎo)致電壓駐波比（VSWR）損耗。利用適當(dāng)?shù)难a(bǔ)償技術(shù)可以減少。
3）開(kāi)關(guān)芯片內(nèi)部的互連線損耗。隨著開(kāi)關(guān)擲數(shù)的增加而增加。

2.2 隔離度

??端口隔離是天線開(kāi)關(guān)設(shè)計(jì)需要考慮的另一個(gè)問(wèn)題。隔離度用來(lái)衡量開(kāi)關(guān)隔離情況好壞，用（2-7）公式來(lái)計(jì)算

??如果接收端口的隔離模式不可靠，來(lái)自發(fā)射鏈路的大信號(hào)可能降低接收機(jī)的靈敏度與選擇性。另一方面，差的隔離特性會(huì)導(dǎo)致發(fā)射模式下信號(hào)泄漏過(guò)多，降低發(fā)射鏈路的效率。

??硅基射頻開(kāi)關(guān)的隔離特性好壞主要取決于晶體管關(guān)閉狀態(tài)下的寄生電容Coff的大小，而寄生電容大小又與晶體管總柵寬近似正比。小尺寸晶體管有更好的隔離特性，不過(guò)是以犧牲插入損耗為代價(jià)的。因此，晶體管尺寸的選擇需要在插入損耗與隔離度之間做權(quán)衡。

2.3 回波損耗與電壓駐波比

??回波損耗是電壓駐波比（VSWR）的度量，以單位dB 表示。它是由電路之間的阻抗失配引起的。在射頻微波頻率下，材料特性與器件尺寸在確定阻抗匹配中起重要作用。阻抗失配導(dǎo)致信號(hào)在傳輸線上來(lái)回往復(fù)傳輸，增大了損耗，降低了傳輸功率。如果VSWR 的值過(guò)高，則傳輸線中較高功率的信號(hào)也會(huì)泄漏回源中，可能造成電路發(fā)熱以及震蕩。固態(tài)無(wú)線電對(duì)大功率信號(hào)傳輸容忍度較低，而阻抗失配將會(huì)增大電壓擺幅，容易損毀電路，出現(xiàn)這種情況時(shí)，需要降低輸出功率防止器件損壞。在硅基射頻開(kāi)關(guān)設(shè)計(jì)中，晶體管存在較小的導(dǎo)通電阻Ron，與關(guān)閉電容Coff，它們將引起端口的阻抗失配。回波損耗的計(jì)算公式：

2.4、功率承載能力

??天線開(kāi)關(guān)的功率承載能力（線性度）是衡量開(kāi)關(guān)允許通過(guò)的最大功率的指標(biāo)。最常見(jiàn)的表示方法是1 dB 壓縮點(diǎn)（P1dB）或0.1 dB 壓縮點(diǎn)。在線性區(qū)域中，輸入功率增加1 dB 會(huì)使輸出功率相應(yīng)地增加1 dB。當(dāng)輸出功率增加的量開(kāi)始小于輸入功率時(shí)，非線性效應(yīng)變得明顯。當(dāng)輸出與輸入的功率增量相差1 dB 時(shí)，器件達(dá)到1 dB 壓縮點(diǎn)，如果沒(méi)有明確的說(shuō)明，1 dB 壓縮點(diǎn)是指在該點(diǎn)的輸出功率。天線開(kāi)關(guān)的線性度受很多因素影響，其中有：用于設(shè)計(jì)的芯片工藝，開(kāi)關(guān)本身的設(shè)計(jì)拓?fù)?#xff0c;柵極上施加的直流電壓大小，輸入信號(hào)的頻率，以及封裝的熱特性等。1 dB壓縮點(diǎn)可以當(dāng)做開(kāi)關(guān)設(shè)計(jì)的品質(zhì)因數(shù)。在輸入信號(hào)功率略低于1 dB 壓縮點(diǎn)時(shí)，開(kāi)關(guān)已經(jīng)開(kāi)始顯現(xiàn)非線性。

3、硅基開(kāi)關(guān)的技術(shù)應(yīng)用

??硅基開(kāi)關(guān)僅依靠晶體管自身的導(dǎo)通與關(guān)閉狀態(tài)較難滿(mǎn)足指標(biāo)要求，需要外加的輔助技術(shù)提高性能。較常見(jiàn)的技術(shù)分為三大類(lèi)，分別為降低插入損耗、提高隔離度與提高功率承載能力（線性度）。

3.1、硅基開(kāi)關(guān)結(jié)構(gòu)演進(jìn)

??為便于說(shuō)明，這里以單刀雙擲開(kāi)關(guān)為例，描述開(kāi)關(guān)基本結(jié)構(gòu)的變化。最基本的天線開(kāi)關(guān)結(jié)構(gòu)如圖2-3 所示，為串聯(lián)形式的單刀雙擲開(kāi)關(guān)，發(fā)射支路采用M1 晶體管控制，接收支路采用M2 控制。兩個(gè)晶體管的控制信號(hào)為反相信號(hào)。比如發(fā)射支路工作時(shí)，M1 上施加的控制電壓為高電平，晶體管M1 導(dǎo)通，發(fā)射支路閉合，M2上的電壓為低電平，晶體管M2 開(kāi)路，接收支路開(kāi)路；相反，接收支路工作時(shí)，M2上施加高電平，M1 上施加低電平。這里的高低電平是相對(duì)閾值電壓來(lái)比較，常見(jiàn)的0.18 μm CMOS 工藝，閾值電壓約為0.45 V。

??在開(kāi)關(guān)設(shè)計(jì)上，設(shè)計(jì)者們總是希望插入損耗盡可能小，這就導(dǎo)致采用的晶體管尺寸較大（為減小導(dǎo)通電阻Ron），然而晶體管尺寸越大，它所引入的寄生也越大（晶體管的關(guān)閉電容Coff 越大），能量從開(kāi)路支路泄漏的更多，使得開(kāi)關(guān)難以滿(mǎn)足射頻頻段下的隔離度要求，也在一定程度上增大了插入損耗。為保證射頻開(kāi)關(guān)的隔離度要求，更為經(jīng)典的開(kāi)關(guān)結(jié)構(gòu)應(yīng)運(yùn)而生。如圖2-4 所示，它在圖2-3 的基礎(chǔ)上增加了兩個(gè)晶體管M3 與M4，將每個(gè)模式中不需要的信號(hào)拉到地。比如發(fā)射模式工作時(shí)，M1 與M4 晶體管導(dǎo)通，M2 與M3 晶體管截止。與串聯(lián)形式的開(kāi)關(guān)結(jié)構(gòu)相比，串并形式的開(kāi)關(guān)具有更好的隔離度，合理調(diào)整晶體管M1，M2 與M3，M4 晶體管的柵寬比，可以同時(shí)保證插入損耗與隔離度的要求。

3.2、降低插入損耗技術(shù)

??理想的晶體管開(kāi)關(guān)模型為壓控電阻模型，根據(jù)這一模型分析，插入損耗僅與晶體管的導(dǎo)通電阻有關(guān)。然而實(shí)際的CMOS 晶體管包含更多的寄生，不止含有導(dǎo)通電阻，還包括了漏/源區(qū)與襯底的寄生節(jié)二極管、端口間的寄生電容及有耗襯底的體電阻。

??從插入損耗角度定量分析體電阻的影響，插入損耗的公式有：

??如果負(fù)載和源都由特征阻抗置端，這個(gè)量可以由正向傳輸系數(shù)的平方（|S21|^2）的倒數(shù)表示。

??圖2-5（b）為圖（a）晶體管電路的等效小信號(hào)模型。Ron 為晶體管的導(dǎo)通電阻，Rb 為襯底電阻，端口間的寄生電容有柵漏交疊電容Cgd、柵源交疊電容Cgs、漏體節(jié)電容Cdb、源體節(jié)電容Csb 和柵體Cgb 五個(gè)電容。在低頻條件下，插入損耗主要由導(dǎo)通電阻主導(dǎo)。隨著頻率的升高，由于電容耦合強(qiáng)度的增加，襯底電阻上的功率損耗也在增加。導(dǎo)通電阻Ron 的量級(jí)為幾歐姆，寄生電容量級(jí)為fF，在射頻頻段下（5GHz 以?xún)?nèi)），可以知道導(dǎo)通電阻遠(yuǎn)遠(yuǎn)小于寄生容抗。

??為了便于電路分析，圖2-5（b）電路可以簡(jiǎn)化為圖2-5（c）電路。簡(jiǎn)化后的電路可以推導(dǎo)出插入損耗公式（2-10）。


??其中ω 為角頻率，Z0 為特征阻抗，RON 是晶體管的導(dǎo)通電阻，RB 是襯底電阻， CT 等效為多個(gè)電容并聯(lián)

??晶體管工作在導(dǎo)通狀態(tài)時(shí)，因?yàn)闇系赖男纬?#xff0c;柵極到襯底的耦合電容CGB 被溝道隔離開(kāi)了，此時(shí)CGB 可以忽略，等效電容CT 可以重新寫(xiě)為C_T = C_DB + C_SB。插入損耗可以用晶體管柵寬形式來(lái)表達(dá)，如式（2-12）所示，其中R_BO = R_BW， CTO =CT / W 以及R_ONO = RONW。對(duì)于給定的工藝及器件版圖，RBO，CTO 與RONO 可以假定是固定的。實(shí)際上RB 與晶體管寬度不完全成正比，這樣的假設(shè)會(huì)引入一定的誤差。從公式（2-12）可以直觀看到柵寬越大，分子越大，插損越大。柵寬越小時(shí)分子也越大，插損越大。這表明存在一個(gè)最佳晶體管柵寬，使插入損耗最小。如果CT為零，插入損耗可以寫(xiě)成公式（2-13），這只在低頻率下成立。對(duì)比公式（2-11）與（2-13）可以看電容CT 將信號(hào)耦合到襯底，惡化了插入損耗。

??公式（2-10）也表明了存在一個(gè)RB 值，使插入損耗最大。當(dāng)RB 為無(wú)窮大時(shí)，插入損耗如式（2-13），當(dāng)RB=0 時(shí)，插入損耗為

??為使CMOS 工藝制造的射頻開(kāi)關(guān)達(dá)到低插入損耗的目標(biāo)，必須注意避免使襯底電阻的值落在RB(MAX)附近。這個(gè)結(jié)果表明降低插入損耗可以通過(guò)增大RB 到非常大的值或減小RB 值至接近于零來(lái)完成。因?yàn)楣?#xff08;2-10）分子項(xiàng)ωCTZ0 ( Z0 +RON )的存在，RB = 0 條件下的插入損耗會(huì)大于RB 為無(wú)窮大時(shí)的插入損耗。同時(shí)，為減小襯底的耦合損耗，CT 的值也要盡可能的小。從底層物理機(jī)制的方面來(lái)考慮，RB 值非常大時(shí)，交流近似開(kāi)路，信號(hào)無(wú)法從RB 泄漏到地且RB 上的能量消耗非常的小。當(dāng)RB 為零時(shí)，便沒(méi)有與之相關(guān)的損耗，插入損耗可以進(jìn)一步減小。

3.3 提高隔離度技術(shù)

??圖2-4 所示的串并聯(lián)形式的開(kāi)關(guān)結(jié)構(gòu)，可以一定程度上提高隔離度。但隨著信號(hào)頻率的升高，截止晶體管的寄生容抗Coff 越來(lái)越小，并聯(lián)支路的效果就大大減弱了。
??
為提高隔離度，可以在發(fā)射與接收端口額外增加泄漏抵消電路[32]，如圖2-6 所示。泄漏抵消電路包含兩個(gè)晶體管M3 與M4，兩個(gè)移相器以及吸收電阻Rs。當(dāng)開(kāi)關(guān)工作在發(fā)射模式時(shí)，等效電路如圖2-7 所示，工作在截止?fàn)顟B(tài)的晶體管M1 與M4用關(guān)閉電容Coff 替代，工作在導(dǎo)通狀態(tài)的晶體管M2 與M3 用導(dǎo)通電阻Ron 替代。在該電路中，泄漏信號(hào)通過(guò)兩條相似但具有180°相位差的路徑傳播。因此，泄漏接收端口的信號(hào)相互抵消。也可以理解成電路在接收與發(fā)射端口之間插入了一個(gè)隔離零點(diǎn)。

??另一方面，開(kāi)路支路的端口阻抗接近于Ron 與Rs 之和，因此通過(guò)適當(dāng)調(diào)整確定M3 尺寸與Rs 的值，可以很容易地將端口匹配到50 歐姆。這種有利的匹配條件有助于防止低噪聲放大器或功率放大器承受更大的駐波。此外，移相器分擔(dān)了傳輸信號(hào)的大幅度擺幅，使得泄漏抵消的開(kāi)關(guān)結(jié)構(gòu)相比于傳統(tǒng)的串并形式開(kāi)關(guān)結(jié)構(gòu)具有更高的功率承載能力。

3.4 層疊晶體管技術(shù)

??開(kāi)關(guān)的功率承載能力可以通過(guò)堆疊開(kāi)路支路晶體管的個(gè)數(shù)來(lái)提高。圖2-8所示為三層堆疊晶體管的開(kāi)關(guān)電路結(jié)構(gòu)。由于在開(kāi)路支路堆疊的晶體管數(shù)量增加，射頻電壓擺幅可以均勻地被多個(gè)晶體管平攤，最終功率承載能力可以近似達(dá)到層疊晶體管個(gè)數(shù)的平方。

??雖然增加層疊晶體管的個(gè)數(shù)可以提高功率承載能力，但是晶體管數(shù)量的增加將會(huì)產(chǎn)生更大的插入損耗（支路的導(dǎo)通電阻Ron 大小與層疊晶體管數(shù)目成正比）。因此，設(shè)計(jì)開(kāi)關(guān)時(shí)，晶體管尺寸必須足夠大來(lái)減小導(dǎo)通電阻Ron，以實(shí)現(xiàn)低插入損耗的開(kāi)關(guān)。不過(guò)過(guò)大的晶體管柵寬又會(huì)降低開(kāi)關(guān)的隔離度。層疊晶體管技術(shù)在商業(yè)應(yīng)用開(kāi)關(guān)中非常流行，因?yàn)樗哂行〕叽?#xff0c;寬帶寬和高的功率承載能力等優(yōu)點(diǎn)。其還衍生出了多柵極晶體管結(jié)構(gòu)如圖2-9 所示，這種結(jié)構(gòu)去掉了漏源區(qū)的接觸孔，將不同晶體管的漏源區(qū)直接相接，不僅減小了器件整體尺寸，還去除了不必要的漏極/源級(jí)接觸孔電阻。因此相同尺寸的多柵極晶體管開(kāi)關(guān)的插入損耗會(huì)低于層疊晶體管開(kāi)關(guān)。

??然而，層疊晶體管與多柵極晶體管僅靠自身結(jié)構(gòu)無(wú)法在開(kāi)關(guān)應(yīng)用提供足夠高的功率，它們需要額外的DC/DC 轉(zhuǎn)換器相關(guān)聯(lián)的升壓方法和前饋技術(shù)來(lái)保證大功率的應(yīng)用。

3.5 襯底體調(diào)諧技術(shù)

??由于CMOS 工藝在漏/源極與體襯底之間存在寄生PN 節(jié)二極管，其在功率處理能力方面相比于GaAs 工藝具有關(guān)鍵的缺陷。當(dāng)小信號(hào)電壓擺幅峰-峰值小于結(jié)型二極管的閾值電壓時(shí)，二極管未能導(dǎo)通，可以等效為一個(gè)電容，這時(shí)二極管的存在不影響CMOS 開(kāi)關(guān)的功率承載能力。然而，一旦輸入電壓擺幅超過(guò)襯底結(jié)型二極管的閾值電壓，則二極管導(dǎo)通，輸入信號(hào)開(kāi)始失真，此時(shí)寄生PN 結(jié)二極管?chē)?yán)重限制了開(kāi)關(guān)的功率承載能力。如圖2-10 所示，若不解決這個(gè)問(wèn)題，CMOS 開(kāi)關(guān)難以應(yīng)用于大功率場(chǎng)景。

??目前，主流的體調(diào)諧技術(shù)如圖2-11（b）（c）所示。從圖中2-11（b）可以看到晶體管的襯底體端口處串聯(lián)了一個(gè)LC 并聯(lián)諧振網(wǎng)絡(luò)，該諧振網(wǎng)絡(luò)在諧振頻率出對(duì)體端口提供非常高的阻抗，使得結(jié)二極管與結(jié)電容阻抗在源端口到地之間的總阻抗變得相對(duì)較小。當(dāng)施加到開(kāi)關(guān)的大信號(hào)電壓擺幅超過(guò)結(jié)型二極管的導(dǎo)通電壓時(shí)，該電壓被源級(jí)或漏極的結(jié)電容與襯底的并聯(lián)諧振器所平分。最終只有較小幅度的電壓擺動(dòng)施加在結(jié)型二極管上，即使有大信號(hào)的負(fù)電壓擺動(dòng)二極管也不會(huì)導(dǎo)通。

??然而，LC 諧振的浮體開(kāi)關(guān)只針對(duì)特定頻率有效。在早期的CMOS 工藝中，所以通過(guò)LC 諧振網(wǎng)絡(luò)提供高阻抗而不用大電阻是為了預(yù)防閂鎖效應(yīng)。而今天，這種疑慮已經(jīng)被深N 阱的CMOS 工藝所打破，深N 阱技術(shù)采用N 型區(qū)將N 型晶體管的體與硅襯底隔離開(kāi)來(lái)，避免了閂鎖效應(yīng)的發(fā)生。深N 阱的浮體技術(shù)應(yīng)用如圖2-11（c）所示，它允許晶體管的體上直接串聯(lián)大電阻到地。體調(diào)諧技術(shù)是大功率CMOS 開(kāi)關(guān)實(shí)現(xiàn)的基本技術(shù)，因?yàn)樗梢苑乐菇Y(jié)二極管在大信號(hào)輸入時(shí)導(dǎo)通。不過(guò)仍然存在結(jié)二極管擊穿電壓和開(kāi)路器件的溝道形成等問(wèn)題。

4、CMOS 射頻開(kāi)關(guān)面臨的挑戰(zhàn)

??本節(jié)中提到的挑戰(zhàn)源于CMOS 晶體管的器件和工藝特性。雖然CMOS 工藝已成功用于數(shù)字電路、模擬電路以及小信號(hào)射頻電路，但如果目標(biāo)是設(shè)計(jì)大功率開(kāi)關(guān)，這些特性對(duì)開(kāi)關(guān)設(shè)計(jì)造成了嚴(yán)重挑戰(zhàn)。了解CMOS 的工藝瓶頸所在，對(duì)實(shí)現(xiàn)高性能的射頻開(kāi)關(guān)大有助益

4.1 體硅CMOS 的可靠性

??因?yàn)樘炀€開(kāi)關(guān)需要應(yīng)對(duì)大功率輸出場(chǎng)景，所以在設(shè)計(jì)CMOS 開(kāi)關(guān)時(shí)必須時(shí)刻注意各節(jié)點(diǎn)電壓是否超過(guò)器件的可靠范圍。不合理的開(kāi)關(guān)設(shè)計(jì)在極端情況下將導(dǎo)致器件擊穿損毀。CMOS 晶體管的擊穿機(jī)制如表2-1所示。其中，熱載流子效應(yīng)和氧化擊穿是破壞性的，結(jié)擊穿與穿通效應(yīng)可以通過(guò)去除應(yīng)力條件來(lái)恢復(fù)。結(jié)擊穿指的是漏/源極與襯底之間過(guò)大的信號(hào)擺幅引起的擊穿機(jī)制，而氧化層擊穿指的是漏/源極與柵極之間大信號(hào)擺幅引起的擊穿機(jī)制。盡管結(jié)擊穿是可恢復(fù)的，但氧化層擊穿會(huì)永久損壞晶體管。因此，必須在開(kāi)關(guān)設(shè)計(jì)中采取預(yù)防措施。相比于專(zhuān)用的射頻GaAs 異質(zhì)結(jié)雙晶體管工藝（具有高達(dá)20 V 的擊穿電壓），CMOS 工藝（0.18 μm CMOS 工藝最大擊穿電壓為3.3V）有著明顯的劣勢(shì)研究者們做出了若干努力來(lái)克服CMOS 工藝的低擊穿電壓。一種方法是制造更厚的柵極氧化物，以支持更高的柵極偏壓。然而這種方法需要修改工藝并且成本過(guò)高。因此，在標(biāo)準(zhǔn)的CMOS 工藝中優(yōu)選簡(jiǎn)單的電路技術(shù)。例如，層疊晶體管，器件通過(guò)垂直堆疊減輕每個(gè)晶體管的負(fù)擔(dān)。除了電壓應(yīng)力之外，開(kāi)關(guān)工作在閉合狀態(tài)時(shí)，將有較大的交流電流通過(guò)互聯(lián)線，導(dǎo)致金屬電阻在長(zhǎng)期工作中逐漸增加并有可能熔斷金屬互連線。這些問(wèn)題需要參考工藝文檔，以確保設(shè)計(jì)的可靠性。

4.2 CMOS 三阱工藝的局限性

??在互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）技術(shù)中，采用雙阱工藝技術(shù)能夠?qū)煞N晶體管集成于同一硅襯底上，分別為N 型場(chǎng)效應(yīng)晶體管和P 型場(chǎng)效應(yīng)晶體管。雙阱工藝包含了輕摻雜P 型襯底上的N 阱與輕摻雜N 型襯底上的P 阱。雖然雙阱工藝大大提高了CMOS 技術(shù)的集成度，但由于其在數(shù)字和混合信號(hào)電路設(shè)計(jì)中可能存在嚴(yán)重的閂鎖效應(yīng)，工藝廠商另外開(kāi)發(fā)了三阱技術(shù)。三阱工藝大大降低了閂鎖現(xiàn)象的出現(xiàn)，同時(shí)也減弱了晶體管射頻應(yīng)用中的襯底耦合效應(yīng)[48-50]。

??三阱工藝如圖2-12 所示，通過(guò)埋層的N 阱層將P 阱與P 襯底隔離開(kāi)來(lái)。這樣處理后，產(chǎn)生閂鎖現(xiàn)象的寄生雙極晶體管的正反饋環(huán)路就被打破了。由于掩埋N阱層的存在，三阱中的寄生npn 三極管的基極電流不足以觸發(fā)寄生pnp 三極管導(dǎo)通。

??三阱器件用于主流電路設(shè)計(jì)中有兩個(gè)主要原因。第一個(gè)是每個(gè)NMOS 晶體管都擁有獨(dú)立的體，允許襯底偏置的可變控制，第二個(gè)是三阱工藝可以動(dòng)態(tài)調(diào)整閾值電壓。低電源電壓和閾值電壓能實(shí)現(xiàn)高速低功耗電路。

??三阱CMOS 工藝用于天線開(kāi)關(guān)設(shè)計(jì)可以有效的提高功率承載能力，通過(guò)在晶體管的體串聯(lián)大電阻的方法來(lái)減弱開(kāi)關(guān)開(kāi)路狀態(tài)時(shí)的襯底信號(hào)泄漏。即便如此，信號(hào)仍可以從深N 阱的兩個(gè)反向串聯(lián)的寄生PN 結(jié)二極管泄漏。如圖2-13 所示，雖然晶體管的體上接了大電阻，但隨著信號(hào)頻率的提高，深N 阱的寄生容抗將越來(lái)越小，最終導(dǎo)致信號(hào)由旁路泄漏，襯底的大電阻失去其存在的意義。解決這個(gè)問(wèn)題的方法有兩個(gè)。其一，通過(guò)減小器件尺寸來(lái)降低深N 阱的寄生容抗。其二，換用更先進(jìn)的工藝設(shè)計(jì)開(kāi)關(guān)。前者不可避免地增加了插入損耗。而后者是因?yàn)殡y以在CMOS 工藝下做出本質(zhì)改變，高頻的大功率開(kāi)關(guān)設(shè)計(jì)始終受限于深N 阱的旁路泄漏，在單刀多擲開(kāi)關(guān)設(shè)計(jì)中尤為明顯，因此更換工藝成為了更實(shí)際的考慮。

5、SOI 工藝特性及開(kāi)關(guān)電路應(yīng)用

??傳統(tǒng)的CMOS 工藝幾乎僅在體硅襯底上制造，這由兩個(gè)主要原因造成的：一個(gè)是硅晶片可以大量供應(yīng)，另一個(gè)是良好的氧化物能在硅上生長(zhǎng)，在鍺或一些其它半導(dǎo)體上生長(zhǎng)氧化物較為困難。除此之外CMOS 最重要的特性是按比例縮小，它是降低芯片成本（提高集成度）與提高器件性能行之有效的方法。隨著按比例縮小的推進(jìn)，由于諸如閾值電壓滾降，漏極感應(yīng)勢(shì)壘降低（DIBL）和劣化的亞閾值斜率等不期望的影響，使得CMOS 上制造的器件開(kāi)始出現(xiàn)明顯的性能惡化情況，表現(xiàn)為增加的截止電流，減小的導(dǎo)通電流。除短溝道效應(yīng)之外，器件尺寸按比例縮小在實(shí)現(xiàn)上也存在一些技術(shù)障礙。隨著柵極長(zhǎng)度減小，用于光刻設(shè)備的光的波長(zhǎng)需要減小。在較小波長(zhǎng)下制造這種光學(xué)設(shè)備變得更困難，因?yàn)閼?yīng)用于這些波長(zhǎng)的材料無(wú)法滿(mǎn)足可用性要求。根據(jù)按比例縮小原則，柵極長(zhǎng)度減小迫使柵極氧化物厚度也跟著減小，導(dǎo)致在過(guò)高電場(chǎng)中的量子隧穿效應(yīng)加劇。最終，氧化硅必須用高k材料替代，保證相同電容情況下有著更厚的厚度。隨著器件長(zhǎng)度減小，在源極和漏極之間需要高濃度離子摻雜，這又加大了擴(kuò)散的源/漏區(qū)與襯底之間的寄生電容。CMOS 工藝每更新一代都需要更精確地控制器件的摻雜分布，并且離子注入和退火技術(shù)也要跟上非常嚴(yán)格的摻雜分布要求。考慮到這些情況，長(zhǎng)期以來(lái)，研究者們一直在尋找突破性的技術(shù)與新工藝。

??SOI 工藝是新一代的硅基工藝，它采用了分層的硅—絕緣襯底—硅襯底替代CMOS 的硅襯底，以減少器件的外部寄生電容，從而改善性能[55]。SOI 器件與傳統(tǒng)的體硅器件不同之處在于硅結(jié)在電絕緣體上（通常為二氧化硅）或藍(lán)寶石。絕緣體的選擇很大程度上取決于電路的應(yīng)用場(chǎng)景，藍(lán)寶石用于高性能射頻（RF）和輻射敏感的應(yīng)用，二氧化硅用于減少微電子器件中的短溝道效應(yīng)[56]。

5.1 SOI 工藝結(jié)構(gòu)

??SOI 工藝的橫截面如圖2-14 所示，從下至上分別為硅襯底，埋氧層，晶體管區(qū)，M1 金屬，M2 金屬以及頂層超厚金屬UTM。根據(jù)金屬的電阻率與金屬厚度成反比例關(guān)系，近4um 厚的頂層金屬有利于制造高Q 值的無(wú)源器件。與CMOS 工藝不同的是，SOI 晶體管的體與硅襯底沒(méi)有直接接觸，而是由漏/源區(qū)之下的埋氧層隔離開(kāi)來(lái)。埋氧層的厚度在微米量級(jí)，它的存在增加了頂部金屬與襯底之間的距離，減少了金屬到襯底的耦合。在該技術(shù)中，每個(gè)晶體管都通過(guò)淺溝槽隔離（STI）彼此分離，它們都是相互隔絕的，可以在晶體管的體端口自由地施加任何偏置。由于這種晶體管的隔離方式不會(huì)產(chǎn)生寄生PN 結(jié)二極管，因此其在射頻電路應(yīng)用上優(yōu)于三阱技術(shù)的體硅CMOS 工藝。此外，高阻SOI 工藝的襯底導(dǎo)電率約為0.1 西門(mén)子，幾乎滿(mǎn)足了同一芯片上集成射頻電路與高速數(shù)字電路的所有條件，它具有低的射頻噪聲，良好的線性度，高的擊穿電壓，比SOS 和GaAs 更好的導(dǎo)熱性，以及作為硅的高集成度特性，因此最適合用于實(shí)現(xiàn)多功能的片上系統(tǒng)（SOC）。較為詳細(xì)的體硅CMOS 與SOI 工藝對(duì)比表由表2-2 給出，從表中可知SOI 工藝制造的器件相比于CMOS 工藝有著更好的性能表現(xiàn)。

5.2 SOI 工藝的開(kāi)關(guān)應(yīng)用優(yōu)化

??0.18 μm SOI 工藝非常適合設(shè)計(jì)射頻開(kāi)關(guān)，它在電壓承受能力與器件特征尺寸中取了很好的折衷，且優(yōu)化兼容體硅射頻CMOS 技術(shù)，包括器件間隔和硅化工藝，以及后段制程（BEOL）布線配置。
SOI 的起始晶片是高電阻率（>750 Ω-cm）的p-硅襯底晶片，厚度為1450 ?。薄硅層器件允許形成部分耗盡的SOI 晶體管。埋氧層厚度為1 μm，最小化了器件到襯底的電容耦合效應(yīng)。
??工藝廠商在原有0.18 μm SOI 工藝基礎(chǔ)上改進(jìn)了晶體管的器件設(shè)計(jì)，部分耗盡的浮體晶體管呈現(xiàn)了高阻抗節(jié)點(diǎn)，從而允許開(kāi)關(guān)應(yīng)用中堆疊晶體管達(dá)到平均分壓的效果，以處理高的射頻電壓擺幅。與之前按照開(kāi)關(guān)工作的電壓駐波比6:1 設(shè)計(jì)的晶體管的兩個(gè)主要不同點(diǎn)在于：1）加入新的“厚”柵管器件。2）薄氧化物CMOS 物理L 型多晶硅的重新定心，以?xún)?yōu)化用于開(kāi)關(guān)設(shè)計(jì)的厚氧化物浮體n 型晶體管。

??對(duì)于厚氧化物晶體管，Vdd 定為2.5 V，避免了3.3 V 的SOI 工藝浮體晶體管的已知問(wèn)題。氧化物的厚度為5.2 nm，厚柵器件的n 阱和p 阱工藝與薄柵器件基本一致。同樣，晶體管的halo 與擴(kuò)展工藝也沒(méi)有改變。5.2 nm 厚氧化物晶體管halo和擴(kuò)展工藝采用了 0.13 μm 節(jié)點(diǎn)的體硅技術(shù)。最后，在加工前期添加額外的注入步驟以抑制阱中的少數(shù)載流子壽命，使厚柵管的漏源擊穿電壓高于3.3 V，并且最小化2.5 V nFET 的截止電流。圖2-15顯示了2.5 V 浮體（FB）及體接觸（BC）的I-V 特性。開(kāi)關(guān)的插入損耗與2.5 V nFET 的導(dǎo)通電阻（Ron）相關(guān)。圖2-16展示了2.5V 浮體nFET 與偏壓及柵長(zhǎng)的關(guān)系圖。開(kāi)關(guān)插入損耗與隔離性能可以由晶體管的關(guān)閉狀態(tài)電容Coff 與導(dǎo)通狀態(tài)電阻Ron 乘積表示的品質(zhì)因數(shù)來(lái)表征，Ron 與Coff 是在晶體管柵極加了交流大阻抗計(jì)算得到。在圖2-17 中， SOI 工藝的Ron×Coff 低至250fs，與GaAs 等工藝相比較具有優(yōu)勢(shì)。

??工藝廠商針對(duì)射頻開(kāi)關(guān)應(yīng)用優(yōu)化了SOI 工藝，在現(xiàn)有的180 nm RF CMOS 工藝基礎(chǔ)上結(jié)合了高電阻率的襯底，1 μm 厚的埋氧層硅晶片，優(yōu)化部分耗盡型CMOS晶體管與抑制襯底電導(dǎo)率，以實(shí)現(xiàn)器件的低襯底損耗及減少非線性襯底效應(yīng)。

6、本章小結(jié)

??本章可知，MOSFET 因?yàn)楣ぷ鳡顟B(tài)與開(kāi)關(guān)類(lèi)似，所以廣泛地應(yīng)用于開(kāi)關(guān)電路設(shè)計(jì)中。雖然已有眾多研究來(lái)提高CMOS 開(kāi)關(guān)的性能，包括降低插入損耗、提高通路間的隔離度以及提高開(kāi)關(guān)的線性度等，但因CMOS 自身工藝缺陷以及可靠性問(wèn)題使得更高功率的開(kāi)關(guān)設(shè)計(jì)遇到瓶頸。而采用硅基SOI 工藝可以有效規(guī)避CMOS三阱工藝的功率泄漏問(wèn)題，且因?yàn)镾OI 工藝采用高電阻率襯底及埋氧化物層的隔離作用，基于SOI 工藝設(shè)計(jì)的開(kāi)關(guān)可以獲得更好的開(kāi)關(guān)性能。

總結(jié)

以上是生活随笔為你收集整理的CMOS开关学习（一）的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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