在電子系統中，信號線的傳輸需要一定的時間，已經證實：電信號在分布良好的導線中傳輸速度為3*10^8m/s。假設布線長度為5米，則信號的傳輸需要17ns ，這種延時在低速系統中可以被忽略，但在高速電路中就不能忽略了。因此在設計高速PCB時，信號延時的問題必須考慮，電路分析需要引入EMI/EMC分析。

以往，Layout工程師總喜歡“憑感覺”、“靠經驗”來進行設計，但是在高速電路中，可能會導致以下結果：
1、不可預期的系統行為；
2、模擬系統傳輸路徑上產生不可接受的噪聲；
3、系統穩定性、可靠性因為溫度的變化產生較大誤差；
4、同一PCB上連接的元器件上產生虛假的位錯誤；
5、大量的電源、地噪聲；
6、過沖、下沖及短時信號干擾等。

那到底什么是高速電路呢？
通常數字邏輯電路的頻率達到或者超過50MHZ，且工作在這個頻率之上的電路占整個系統的1/3以上，就可以稱之為高速電路。

如果線傳輸延時大于數字信號驅動端上升時間的1/2，則可以認為此類信號是高速信號并產生傳輸線效應。信號的傳輸發生在信號狀態改變的瞬間，如上升或者下降時間。如果傳輸時間小于上升或者下降時間的1/2，那么信號在改變狀態之前，來自接收端的反射信號將到達驅動端。否則，反射信號將在信號改變狀態后到達驅動端，如果反射信號很強，疊加的波形就有可能會改變邏輯狀態。

通常通過器件手冊可以查出信號上升時間的典型值，在PCB中，實際布線長度均定了信號的傳輸時間。若果過孔多、引腳多或者網絡約束多，都降導致延時增大。一般情況下，高速邏輯器件的信號上升時間約為0.2ns。
以Tr表示信號上升時間，以Tpd表示傳輸延時，若：
Tr>4Tpd，信號落在安全區域；
2Tpd<Tr≤4Tpd，信號落在不確定區域；
Tr≤2Tpd，信號落在問題區域；
當信號落在不確定區域或者問題區域，則應該使用高速布線進行PCB設計。

針對高速PCB設計，一種“自上而下”的設計方法，這是一種建立在實時仿真基礎上優化的高效設計流程，如下圖所示：

PCB上傳輸信號的路徑一般有兩種，一種是普通意義上的布線，認為在任何時段布線上的任意點上額電勢均相等；另一種是傳輸線，需要考慮信號傳輸時的影響，并假設信號傳輸時，沿傳輸線上的每一點都有不同的電勢。

什么時候將信號路徑認為是傳輸線呢？
一般信號傳輸路徑大于信號波長的1%或者接收端元器件是邊緣敏感的，或者系統中沒有過沖、下沖容限，此時認為是傳輸線。在高速PCB中，大部分傳輸信號的路徑都是傳輸線。

一般可用串聯和并聯的電容、電阻、電感等效PCB上的布線。通常串聯電阻的典型值為0.25-0.55Ω。由于絕緣層的存在，并聯電阻阻值一般很高。將寄生電阻、電容、電感加到實際PCB連線中后，連線上的最終阻抗稱為特征阻抗Zo。而當阻抗不匹配的時候，則會引起“振鈴”現象。

電信號在介質中傳播的速度取決于傳播介質，而由于布線引起的傳播延時與傳播介質的介電常數的平方根成正比，如下表：

PCB布線的物理特性對其阻抗影響很大：
布線材料；
布線寬度；
布線厚度；
與其他布線、平面的間距；
周圍材料的介電常數（如空氣、FR4等）

傳輸線會對整個電路設計帶來以下效應：
1、信號反射；//產生原因：過長的布線、阻抗不匹配、過量電容、電感等
2、延時和時序錯誤；//信號在邏輯電平的高低門限之間變化時，保持一段時間信號不跳變。產生原因：驅動過載、布線過長
3、多次跨越邏輯電平門限錯誤；
4、過沖與下沖；//布線過長或者信號變化太快
5、串擾；//異步信號、時鐘信號最易產生串擾
6、電磁輻射；//EMI產生的主要原因是電路工作頻率太高及布局、布線不合理

總結

以上是生活随笔為你收集整理的高速电路设计与仿真之PCB篇（一）的全部內容，希望文章能夠幫你解決所遇到的問題。

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