特點

中間的語句并行執行；（延時不累加）
不能用于綜合；

代碼

module signal_gen; reg wave; parameter cycle = 5; initial beginforkwave = 0;#(cycle) wave = 1;#(2*cycle) wave = 0;#(3*cycle) wave = 1;#(4*cycle) wave = 0;#(5*cycle) wave = 1;#(6*cycle) $finish;join end initial $monitor($time,,,"wave=%b",wave); endmodule

總結

以上是生活随笔為你收集整理的Verilog中fork...join 的用法的全部內容，希望文章能夠幫你解決所遇到的問題。

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