virtuoso根据原理图绘制版图并联接_版图绘制及Virtuoso软件工具使用.ppt
版圖繪制及Virtuoso軟件工具使用.ppt
5.6 襯底耦合效應(襯底噪聲) * 微電子與光電子研究所 內引線 */98 減小襯底耦合效應的措施 采用差動電路形式 數字信號與時鐘以互補形式分布 采用更精確的工作模式,如信號采樣 使與襯底相連的內引線的電感最小 保護環 * 微電子與光電子研究所 */98 混合信號電路的地反射 * 微電子與光電子研究所 由于地和襯底的電壓反射會導致輸入信號被干擾, 采用差動結構,信號受到的影響會減小。 使襯底與芯片地電壓反射一致 */98 5.7布局規劃、ESD及封裝 5.7.1 布局規劃 1)考慮pad位置影響來決定模塊的擺放及輸入輸出方向 2)考慮模塊間的連接關系確定整個布局 盡量短的連線 盡量少的交叉 盡量不要在模塊上通過連線 3)考慮信號的要求來決定模塊布局 如信號的絕對對稱性 4)面積估算 模塊間留下足夠的距離布線 要考慮電源線走線、有對稱要求的差分信號走線、有隔離要求的信號走線等,預留足夠空間 5)估計連線問題 * 微電子與光電子研究所 */98 常用技巧: 不要受最小尺寸限制 ,適當放大間距、寬度之類 不要用最小線寬布線,而更應關注寄生電阻是否較低 多打通孔,既保證連接,又減小寄生電阻 盡量讓所有的管子保持在同一個方向 不要在模塊上,或者任何元件上,走信號線 敏感信號和噪聲大的信號線不要經過任何元件上方 信號線不要經過電容上方…… * 微電子與光電子研究所 */98 5.7.2 靜電放電(ESD) 1)ESD即靜電放電效應,是芯片制造和使用過程 中最易造成芯片損壞的因素之一。它的產生途徑主要有三個: 人體接觸--帶靜電的人手觸摸芯片(HBM) 機器接觸--制造過程中,與機器接觸(MM) 自產生電荷--已封裝芯片在組合或運輸過程中產生電荷(CDM) 2)人體在某種環境中可以存有1.5KV~2KV的靜電壓,這樣高的電壓可產生1.3A的峰值電流,如果施加在未加保護的芯片PAD上,將有可能擊穿MOS通道,或將多晶硅gate燒融。 * 微電子與光電子研究所 */98 5.7.3 封裝 封裝問題應當是在還沒有開始你的芯片版圖設計之前就要考慮的問題。芯片封裝的選擇決定了平面布局方案,涉及有關芯片尺寸、電路塊布置和其他一些問題。 * 微電子與光電子研究所 芯片面積與芯片布局: CORE Limited IO Limited */98 * 微電子與光電子研究所 6. GDS文件的Export &Import 6.1 GDS文件的Export */98 * 微電子與光電子研究所 在Library Browser中選擇要導出的cell的layout,默認保存在根目錄下的DAC_whole.gds(默認:文件名.gds)中,gzip和bzip2為兩種不同壓縮方式,都可以用,點擊OK。 */98 * 微電子與光電子研究所 6.2 GDS文件的Import 在將GDS導進來之前先建立一個新的庫,且該庫要鏈接到版圖所用到的tecfile文件,例如65nm1p8m的工藝要鏈接到smic65llrf_121825_2tm文件上。 */98 * 微電子與光電子研究所 */98 * 微電子與光電子研究所 Completed successfully !表明導入成功。點擊OK按鈕。 */98 * 微電子與光電子研究所 版圖繪制課后作業 繪制一個振蕩器,該振蕩器為ICO(電流控制振蕩器),如下圖所示: 要求:1、版圖總面積<0.05mm^2 2、注意各輸入對管和電流鏡的對稱與匹配 */98 ICO原理圖及仿真圖所在位置 ICO原理圖及仿真圖在/home/homework/layout/ 下,有ico和ico_test兩個文件夾,將這兩個文件夾拷貝到自己的目錄下,先做原理圖仿真,仿真ICO振蕩頻率,再畫版圖。 仿真和畫版圖使用CSMC 0.5μm工藝庫,在/home/pdk/st02_200708151740/下,自己加載工藝庫。 3. 畫版圖前設置好網格:0.005(PPT29頁) * 微電子與光電子研究所 */98 * * * * 微電子與光電子研究所 a. MOS dummy(1) 在MOS兩側增加dummy poly(冗余柵),避免Length受到影響。 添加dummy管,可以提供更好的環境一致性。 */98 * 微電子與光電子研究所 a. MOS dummy(2) 但是對于工藝廠商提供的庫文件,當在版圖中添加MOS dummy管時,LVS和DRC時常出錯,一般來說可以用下面的方法解決: 將dummy管的源、漏、柵三端短接,dummy管的L可為最小值,但W必須和MOS管一樣。 */98 * 微電子與光電子研究所 b.
總結
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