背景

有時候被叫寫一些簡單的測試信號，翻來覆去的寫。這里我留個底，下次直接復(fù)制這些模塊。

常用信號

1、//模塊功能:產(chǎn)生脈寬可調(diào)的周期脈沖信號

//模塊功能:產(chǎn)生脈寬可調(diào)的周期脈沖信號 `timescale 1ns / 1nsmodule pulse_gen_module # (parameter PULSE_WIDTH_W = 16)(input rst,input clk,input [PULSE_WIDTH_W-1:0] width, // pulse width 這里參數(shù)要減去1input [PULSE_WIDTH_W-1:0] period, // pulse period 這里參數(shù)要減去1//最終功能仿真無誤output pulse);reg [PULSE_WIDTH_W-1:0] period_cnt = 'b0;always @ (posedge clk) begin//: pulse_cnt_procif (rst)period_cnt <= 'b0;elseperiod_cnt <= (period_cnt < period) ? (period_cnt + 1'b1) : 'b0;endreg pulse_r = 1'b0;always @ (posedge clk) begin//: pulse_gen_procif (rst)pulse_r <= 1'b0;elsepulse_r <= (period_cnt <= width) ? 1'b1 : 1'b0;endassign pulse = pulse_r;endmodule

2、產(chǎn)生周期可調(diào)的方波信號

always @ (posedge sysclk or negedge rst)beginif(!rst)time_cnt<=0;else if (time_cnt=='d50_000_0)time_cnt<=0;elsetime_cnt<=time_cnt+1'b1;endalways @ (posedge sysclk or negedge rst)beginif(!rst)led_reg<=0;else if(time_cnt=='d50_000_0)led_reg<=~led_reg;elseled_reg<=led_reg;end assign led=led_reg; endmodule

總結(jié)

以上是生活随笔為你收集整理的verilog基础篇--常用的信号生成模块的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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