目錄

• DLL
• PLL
• 從應用角度對比
• 從內部結構對比
• 小結

DLL和PLL是兩個完全不同的東西，用在不同的地方。

DLL

DLL-Delay locked loop用在數(shù)字電路中，用來自動調節(jié)一路信號的延時，使兩路信號的相位一致（邊沿對齊）， 在需要某些數(shù)字信號（比如data bus上的信號）與系統(tǒng)時鐘同步的情況下， DLL將兩路clock的邊沿對齊（實際上是使被調節(jié)的clock滯后系統(tǒng)clock 整數(shù)個周期），用被調節(jié)的clock做控制信號，就可以產生與系統(tǒng)時鐘嚴格同步的信號（比如輸出數(shù)據(jù)data跟輸入clock同步，邊沿的延時不受到電壓、溫度、頻率影響）。

PLL

PLL–Phase locked loop除了用作相位跟蹤（輸出跟輸入同頻同相，這種情況下跟DLL有點相似）外，可以用來做頻率綜合（frequency synthesizer）,輸出頻率穩(wěn)定度跟高精度低漂移參考信號（比如溫補晶振）幾乎相當?shù)母哳l信號，這時，它是一個頻率源。利用PLL，可以方便地產生不同頻率的高質量信號，PLL輸出的信號抖動（頻域上表現(xiàn)為相噪）跟它的環(huán)路帶寬，鑒相頻率大小有關。總的說來，PLL的環(huán)路帶寬越小，鑒相頻率越高，它的相位噪聲越小（時域上抖動也越小）。

由于在實際ADC系統(tǒng)中，采樣系統(tǒng)總的動態(tài)特性主要取決于采樣時鐘的抖動特性，如果對頻率要求不是太高，VCXO是比較好的選擇。如果確實需要可變頻率低抖動時鐘，則基于PLL的時鐘發(fā)生器是最好選擇。

從應用角度對比

DLL即Delay Lock Loop, 主要是用于產生一個精準的時間延遲, 且這個delay不隨外界條件如溫度,電壓的變化而改變.這個delay是對輸入信號的周期做精確的等分出來的, 比如一個輸入信號周期為20ns, 可以設計出等分10份的delay, 即最小2ns的delay. 這在高速界面做clock recovery and data recovery上很有用處。 由于普通的delay cell在不同的corner其delay會發(fā)生很大的變化(FF與SS相差幾乎3倍), 有時候會被迫采用DLL來產生一個精準的delay而不是用普通的delay cell.

而PLL即Phase lock loop, 主要是根據(jù)一個輸入時鐘產生出一個與輸入時鐘信號in phase的倍/除頻時鐘， 其中倍頻時鐘和輸入、輸出時鐘in phase是最主要的應用。

從內部結構對比

DLL只有一個大的反饋環(huán)來調節(jié)最后1T后的信號與輸入信號in phase來保證delay 出來的結果是對輸入信號周期的均分; 輸出信號只是對輸入信號的一個delay, 即為同頻且有一個固定的phase差，同時由于輸出信號與輸入直接關聯(lián)，輸入信號的jitter，frequency 漂移會直接反映在輸出信號上。在實現(xiàn)上，可以是模擬電路也可以是數(shù)字電路實現(xiàn)，但絕大多數(shù)應該是模擬電路實現(xiàn)比較好，因為需要調節(jié)電壓來補償環(huán)境變化帶來的delay 變化。

PLL除了有一個大的反饋環(huán)來讓PLL振出的clock與reference clock in phase，內部還有一個小的ring oscillatorl來振出想要的clock。由于輸出clock是由一個單獨的ring oscillator振出來的，所以與reference clock的jitter，frequency漂移幾乎完全無關。但由于是內部自己起振，所以比DLL要復雜。這個以前也有提過數(shù)字PLL， 但做出來的數(shù)字PLL振出來的clock很差，就幾乎沒有提數(shù)字PLL， 而是采用模擬電路來做。

小結

DLL 優(yōu)勢在于可以做到很高精度，可以排除溫度、電壓變化帶來的影響，使得skew 可以作得很小，而且可以調整時鐘占空比。

PLL 優(yōu)勢在于抑制clock jitter 以及輸入時鐘的frequency漂移。

DLL中由于Delay的時間范圍有限，所以不大適用于低頻信號

PLL，把相位差變成壓差，然后控制VCO，調整輸出時鐘；
DLL，把相位差變成延遲信號，然后通過延遲線調整輸出時鐘。 PLL是模擬電路的，DLL是數(shù)字電路的。

總結

以上是生活随笔為你收集整理的PLL和DLL的区别的全部內容，希望文章能夠幫你解決所遇到的問題。

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