71、什么叫做OTP片(OTP（一次性可編程）)、掩膜片，兩者的區(qū)別何在？

OTP與掩膜 OTP是一次性寫入的單片機(jī)。過(guò)去認(rèn)為一個(gè)單片機(jī)產(chǎn)品的成熟是以投產(chǎn)掩膜型單片機(jī)為標(biāo)志的。由于掩膜需要一定的生產(chǎn)周期，而OTP型單片機(jī)價(jià)格不斷下降，使得近年來(lái)直接使用OTP完成最終產(chǎn)品制造更為流行。它較之掩膜具有生產(chǎn)周期短、風(fēng)險(xiǎn)小的特點(diǎn)。近年來(lái)，OTP型單片機(jī)需量大幅度上揚(yáng)，為適應(yīng)這種需求許多單片機(jī)都采用了在系統(tǒng)編程技術(shù)(In System Programming)。未編程的OTP芯片可采用裸片Bonding技術(shù)或表面貼技術(shù)，先焊在印刷板上，然后通過(guò)單片機(jī)上引出的編程線、串行數(shù)據(jù)、時(shí)鐘線等對(duì)單片機(jī)編程。解決了批量寫OTP 芯片時(shí)容易出現(xiàn)的芯片與寫入器接觸不好的問(wèn)題。使OTP的裸片得以廣泛使用，降低了產(chǎn)品的成本。編程線與I/O線共用，不增加單片機(jī)的額外引腳。而一些生產(chǎn)廠商推出的單片機(jī)不再有掩膜型，全部為有ISP功能的OTP。

72、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。

請(qǐng)參考這篇回答：

溫戈：數(shù)字IC設(shè)計(jì)流程介紹?zhuanlan.zhihu.com

73、描述你對(duì)集成電路工藝的認(rèn)識(shí)。（仕蘭微面試題目）

工藝分類：TTL，CMOS兩種比較流行，TTL速度快功耗高，CMOS速度慢功耗低。

集成電路的工藝主要是指CMOS電路的制造工藝，主要分為以下幾個(gè)步驟：襯底準(zhǔn)備-氧化、光刻-擴(kuò)散和離子注入-淀積-刻蝕-平面化。

74、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程。

1、輸入A=1表示投5分錢，B=1表示投10分錢，輸出Y=1表示給飲料，Z=1表示找零

2、確定狀態(tài)數(shù)，沒(méi)投幣之前S0，投入了5分S1

75、畫出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。

1、輸入data，1和0兩種情況，輸出Y=1表示連續(xù)輸入了10010

2、確定狀態(tài)數(shù)沒(méi)輸入之前S0，輸入一個(gè)0到了S1,10為S2,010為S3,0010為S4

76、給出單管DRAM的原理圖

77、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。

moduledff(clk,d,qout);

input clk,d;

output qout;

reg qout;

always@(posedgeclk)

begin

if(!reset)

qout<=0;

else

qout<=d;

end

endmodule

78、分別寫出IC設(shè)計(jì)前端到后端的流程和eda工具。

邏輯設(shè)計(jì)--子功能分解--詳細(xì)時(shí)序框圖--分塊邏輯仿真--電路設(shè)計(jì)(RTL級(jí)描述)--功能仿真--綜合(加時(shí)序約束和設(shè)計(jì)庫(kù))--電路網(wǎng)表--網(wǎng)表仿真)-預(yù)布局布線(SDF文件)--網(wǎng)表仿真(帶延時(shí)文件)--靜態(tài)時(shí)序分析--布局布線--參數(shù)提取--SDF文件--后仿真--靜態(tài)時(shí)序分析--測(cè)試向量生成--工藝設(shè)計(jì)與生產(chǎn)--芯片測(cè)試--芯片應(yīng)用，在驗(yàn)證過(guò)程中出現(xiàn)的時(shí)序收斂，功耗，面積問(wèn)題，應(yīng)返回前端的代碼輸入進(jìn)行重新修改，再仿真，再綜合，再驗(yàn)證，一般都要反復(fù)好幾次才能最后送去foundry廠流片。

79、從RTL synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool.

綜合-布局布線-時(shí)序仿真-時(shí)序分析簡(jiǎn)單說(shuō)來(lái)，一顆芯片的誕生可以分成設(shè)計(jì)和制造。當(dāng)設(shè)計(jì)結(jié)束的時(shí)候，設(shè)計(jì)方會(huì)把設(shè)計(jì)數(shù)據(jù)送給制造方。tapeout 是集成電路設(shè)計(jì)中一個(gè)重要的階段性成果，是值得慶祝的。慶祝之后，就是等待，等待制造完的芯片回來(lái)做檢測(cè)，看是不是符合設(shè)計(jì)要求，是否有什么嚴(yán)重的問(wèn)題等等。In electronics,tape-out is the name of the final stage of the design of an integrated circuitsuch as a microprocessor; the point at which the description of a circuit issent for manufacture.

80、是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素？

自動(dòng)布局布線其基本流程如下：

1、讀入網(wǎng)表，跟foundry提供的標(biāo)準(zhǔn)單元庫(kù)和Pad庫(kù)以及宏模塊庫(kù)進(jìn)行映射；
2、整體布局，規(guī)定了芯片的大致面積和管腳位置以及宏單元位置等粗略的信息；
3、讀入時(shí)序約束文件，設(shè)置好timing setup菜單，為后面進(jìn)行時(shí)序驅(qū)動(dòng)的布局布線做準(zhǔn)備；
4、詳細(xì)布局，力求使后面布線能順利滿足布線布通率100%的要求和時(shí)序的要求；
5、時(shí)鐘樹綜合，為了降低clock skew而產(chǎn)生由許多buffer單元組成的“時(shí)鐘樹”；
6、布線，先對(duì)電源線和時(shí)鐘信號(hào)布線，然后對(duì)信號(hào)線布線，目標(biāo)是最大程度地滿足時(shí)序；
7、為滿足design rule從而foundry能成功制造出該芯片而做的修補(bǔ)工作，如填充一些dummy等。常用的工具有Synopsys的ASTRO，Cadence的SE，ISE，Quartus II也可實(shí)現(xiàn)布局布線。

總結(jié)

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