hdl四位二进制计数器_四位二进制加法计数器
一
實驗目的
1
．熟悉Ｑ
uartusII
的ＶＨＤＬ文本設計流程全過程，學習計數器的設計與仿真
2
．掌握簡單邏輯電路的設計方法與功能仿真技巧。
3
．學習使用
V
AHDL
語言進行含異步清零和同步加載與時鐘使能的計數器的設計
二
實驗儀器設備
1
．
PC
機，
1
臺
2
．Ｑ
uartusII
系統
三
實驗原理
含計數使能、異步復位
4
位加法計數器，其中有鎖存器、
rst
是異步清零信號，低電平
有效；
clk
是鎖存信號、當
ena
為
1
時使能鎖存器。
四
實驗內容
用
VHDL
語言設計一個含異步清零和同步加載與時鐘使能的計數器，并進行編輯，編
譯與仿真。要求
(1)
設計含有異步清零
CLR
和時鐘使能端
ENA
。
(2)
用
D
觸發器設計帶有上述功能的十進制的加法計數器。
五
實驗程序
LIBRARY?IEEE;
USE?IEEE.STD_LOGIC_1164.ALL;
USE?IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY?CNT10?IS
PORT(CLK,RST,EN?:?IN?STD_LOGIC;
CQ?:?OUT?STD_LOGIC_VECTOR(3
DOWNTO
0);
COUT?:?0UT?STD_LOGIC);
END?ENTITY?CNT10;
ARCHITECTURE?behav?OF?CNT10?IS
BEGIN
PROCESS?(CLK,RST,EN)
V
ARIABLE
CQI?:?STD_LOGIC_VECTOR(3
DOWNTO?0);
BEGIN
IF?RST=
‘
1
’
THEN?CQI:=(OTHERS?=>
‘
0
’
);
ELSIF?CLK
’
EVENT?AND?CLK=
‘
1
’
THEN
IF?EN=
‘
1
’
THEN
IF?CQI<9?THEN?CQI:=CQI+1;
ELSE
CQI
:=
(OTHERS?=>
‘
0
’
);
END?IF;
END?IF;
END?IF;
IF?CQI=9?THEN?COUT<=
‘
1
’
;
ELSE?COUT<=
‘
0
’
;
END?IF;
CQ<=CQI;
END?PROCESS;
END?ARCHITECTURE?behav;
六
.
實驗仿真圖形
總結
以上是生活随笔為你收集整理的hdl四位二进制计数器_四位二进制加法计数器的全部內容，希望文章能夠幫你解決所遇到的問題。
- 上一篇： self.view = nil 和[se
- 下一篇： 压力管道流量计算公式_这个非常重要！水处