• 設計一個比較電路，當輸入的一位8421BCD碼大于4時，輸出為1，否則為0，進行功能仿真，查看仿真結果，將Verilog代碼和仿真波形圖整理入實驗報告。

代碼：

module yanxu12(in,out);

input wire[3:0] in;

output reg out;

always @(in)

begin

if(in>4)

?out<=1;

else

?out<=0;

end

endmodule

?

`timescale 1ns/1ns

module test?();

reg[3:0] in;

wire out;

yanxu12 U(in,out);

initial

begin

#10 in[3:0]=4'b1000;

#10 in[3:0]=4'b0000;

#10 in[3:0]=4'b0110;

#10 in[3:0]=4'b0001;

#60 $stop;

end

endmodule

仿真圖：

?

創作挑戰賽新人創作獎勵來咯，堅持創作打卡瓜分現金大獎

總結

以上是生活随笔為你收集整理的Verilog HDL语言设计一个比较电路的全部內容，希望文章能夠幫你解決所遇到的問題。

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