H265-LowD Codec FPGA/ASIC IP ?

（zobovision H.265低延遲編解碼IP）

■? H.265/HEVC低延遲編碼/解碼FPGA/ASIC IP

■? YUV420, 8Bit

■ ?FPGA平臺單IP實時1080P@60：265Mhz

■ ?幀編碼時鐘周期數固定，只和畫面大小成正比，和畫面內容及編碼質量無關

■? 無緩沖型CABAC熵編碼，CTU層級碼流固定周期即編即出，不累積，零延遲

■ ?超高速CABAC編碼，可達16input_bin/cycle，fmax保持高位

■ ?HDMI幀源輸入完畢到幀編碼碼流輸出完成，延遲固定1ms左右

■? 接口簡潔，架構穩定，易于系統集成，無需外部CPU支持

■? 配套解碼IP，實現低延遲編解碼系統，編解碼整體平均延遲 < 30ms

■? 1080P@60fps on xilinx KU5P (enc);? KU3P (dec)

■? Enc邏輯資源： ~160K LUTs / fmax: ~270M(KU5P)

■? Dec邏輯資源： ~80K LUTs / fmax: ~280M(KU3P)

■? 易于擴展實現4K@60、8k@60

■? 硬件架構尤其適合集成電路ASIC設計。

技術亮點：

得益速度可達16input_bin/cycle的超高速CABAC碼流編碼，打通了編碼速度瓶頸，整體架構上實現了恒速編碼，任何一個編碼CTU塊單元，無論編碼信息復雜度和編碼信息量大小，均可在固定的較少周期數內完成實時編碼輸出，結合其他功能模塊的固定周期架構設計，實現了接近零延遲的碼流輸出，幀碼流輸出完畢距離該幀信號源輸入完成的延遲不超過1ms。

編碼支持幀內輪刷，以減少不同幀碼流波動，適應固定帶寬信道傳輸，實現編解碼整體低延遲。

幀內輪刷配合特定機制，減少刷屏現象發生。

幀編碼周期固定，外部DDRx帶寬需求固定且短時間內讀寫數據量平均，整體硬件簡潔可控，尤其適合集成電路ASIC設計。

總結

以上是生活随笔為你收集整理的H.265/HEVC低延迟编解码FPGA IP的全部內容，希望文章能夠幫你解決所遇到的問題。

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