数字信号处理——DDS模块设计（3）
生活随笔
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数字信号处理——DDS模块设计（3）
小編覺得挺不錯(cuò)的,現(xiàn)在分享給大家,幫大家做個(gè)參考.
引言
本篇仍然基于LUT查找表，設(shè)計(jì)DDS，思路與上篇基本一致。不同點(diǎn)：
1、LUT深度變?yōu)橹暗?/4，存儲(chǔ)1/4波形。
2、使用雙口ROM替代兩個(gè)單口ROM。
此文在前文基礎(chǔ)上改進(jìn)，請(qǐng)先查閱前文。
數(shù)字信號(hào)處理——DDS模塊設(shè)計(jì)（1）
數(shù)字信號(hào)處理——DDS模塊設(shè)計(jì)（2）
設(shè)計(jì)源碼
此處僅給出FPGA 的設(shè)計(jì)源碼，至于用于COE文件產(chǎn)生的MATLAB的代碼置于上篇不再贅述。
1、此處僅用相位累加器的輸出的次高位為0時(shí)，低8位作為ROM的地址；次高位為1時(shí)，低8位取反作為ROM的地址；
2、當(dāng)相
總結(jié)
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