Chip上類型完全相同的cell，由于它們所處的位置不同，受到工藝（如掩模、光校準(zhǔn)、刻蝕等）、電壓、溫度等因素的影響不同，導(dǎo)致cell對(duì)外呈現(xiàn)出的delay也是不一樣的。由于影響的因素較多，delay大體呈現(xiàn)高斯分布的特性。

受到OCV的影響，如果我們單純地只使用best case或worst case去分析時(shí)序，就會(huì)遺漏如下一些問(wèn)題。

• Setup問(wèn)題

對(duì)于一條critical的path，只在worst case下分析可能是沒(méi)有問(wèn)題的：

但是如果CLKBUF2的情況要比實(shí)際好一點(diǎn)的話（delay），那么就有可能導(dǎo)致setup時(shí)間不滿足：

• Hold問(wèn)題

對(duì)于一條延遲很低的path，只在best case或worst case下分析可能是沒(méi)有問(wèn)題的：

但是如果數(shù)據(jù)路徑比時(shí)鐘路徑稍微好一點(diǎn)的話，那么就有可能導(dǎo)致hold時(shí)間不滿足：

• Clock Gating問(wèn)題

?對(duì)于上圖所示的Clock Gating，在worst case下分析可能是沒(méi)有問(wèn)題的：

?但是如果寄存器D1的clock to Q時(shí)間稍微好一點(diǎn)的話，那么最終生成的clk_gate可能會(huì)存在毛刺或者被壓縮的情況：

?因此，我們?cè)谧鰰r(shí)序分析時(shí)，需要利用工具的OCV分析來(lái)確保時(shí)序在各種情況下都是正確的。

參考：

《My Head Hurts, My Timing Stinks, and I Don’t Love On-Chip Variation》 - Matt Weber

總結(jié)

以上是生活随笔為你收集整理的OCV (on-chip-variation)的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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