最早的時(shí)候發(fā)現(xiàn)讀取bram的addr必須+4而不是+1。

主要就在是否勾選“Byte Write Enable”，即是否按字節(jié)來(lái)操作。

在BRAM Controller模式下，默認(rèn)勾選，PortA和PortB都是32bit位寬的，按照字節(jié)就是4個(gè)byte，所以會(huì)有we[3:0]共4個(gè)we信號(hào)。

在Stand Alone模式下，默認(rèn)是不勾選的；如果選擇了“Generate address interface with 32 bits”，這個(gè)enable就再次被默認(rèn)勾選。

Byte-Writes

按照bytes操作數(shù)據(jù)，比如32bit位寬，是4個(gè)byte，對(duì)應(yīng)4個(gè)we信號(hào)。比如使能we[3:0]=4'b0010，那么只有第二byte會(huì)被寫(xiě)入數(shù)據(jù)，其他位不變。

Optional Output Registers

這種output reg的作用就是改善輸出路線上的delay和latency。

primitiveoutput register：原語(yǔ)之后的reg就是用ram做的，所以默認(rèn)就有配置。

core output register：需要單獨(dú)勾選。

如果都沒(méi)選，在原語(yǔ)上也會(huì)有個(gè)latch，在原語(yǔ)reg之前。

Optional Pipeline Stages
如上圖，當(dāng)用戶bram是由多個(gè)bram拼湊的，在輸出口就會(huì)有MUX負(fù)責(zé)處理共用。但這樣的組合結(jié)構(gòu)對(duì)數(shù)據(jù)不好，所以也在會(huì)前面加幾級(jí)pipeline來(lái)優(yōu)化結(jié)構(gòu)。

只有當(dāng)core output register被勾選的時(shí)候，才能選擇這個(gè)屬性。

但是這些reg屬性都會(huì)增加input與output之間的節(jié)拍。erg1即primitive，reg2和3是pipeline，dout是core output reg。

如果primitive和core以及pipeline的reg都沒(méi)有的話，din和dout之間只相差一個(gè)節(jié)拍。

Optional Set/Reset Pins
rst信號(hào)控制最后一個(gè)output reg，結(jié)合上面的reg設(shè)置。

Memory Output Flow Control
把en、rst、regce結(jié)合起來(lái)，可以控制不同的輸出方式。

The LATCH signal is the data at the output of theprimitive

REG1 is the data at the output of the primitive output register

總結(jié)

以上是生活随笔為你收集整理的【IP分析】BRAM的实用功能的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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