隨著CMOS器件尺寸的持續(xù)縮小,柵介質(zhì)泄漏電流、短溝道效應(yīng)(SCE)等效應(yīng)成為器件尺寸進(jìn)一
步等比例縮小的障礙。短溝道效應(yīng)使得器件的閾值電壓變小,亞閾值泄漏電流增大

1 MOSFET 的短溝道效應(yīng)

**短溝道效應(yīng)簡單來說就是導(dǎo)致器件的性能在器件溝道長度很小時(shí)而變得與長溝器件不同的效應(yīng)。**并且很小的器件尺寸導(dǎo)致工藝制造難度的增加，造成了尺寸的不確定性，從而造成器件性能的不確定性。所以可以說我們在追求器件尺寸越來越小的過程，就是我們不斷探索如何抑制短溝道效應(yīng)的過程。

短溝道效應(yīng)對器件性能的影響在器件溝道長度降低到與源結(jié)和漏結(jié)耗盡層的厚度相比擬時(shí)明顯增強(qiáng)。此時(shí)，溝道內(nèi)電勢分布既受到柵壓及襯底電壓控制的縱向電場的影響，而且也會(huì)受到漏極偏壓決定的橫向電場的影響。這樣的二維電場分布使源漏的共享電荷增加，從而使得柵對溝道耗盡區(qū)的控制力逐漸減弱，從而減弱了對源漏電流的控制，導(dǎo)致了閾值電壓的減小，亞閾值斜率的衰減，泄漏電流的增加以及熱載流子效應(yīng)的出現(xiàn)。并且因?yàn)槎虦系佬?yīng)導(dǎo)致的穿通效應(yīng)使電流不能達(dá)到飽和，在溝道內(nèi)出現(xiàn)電勢的二維分布并形成高電場。溝道內(nèi)載流子的遷移率是跟電場有關(guān)的，電場的增大使載流子速度增大而達(dá)到飽和。電場繼續(xù)增大，就使靠近漏端處發(fā)生載流子倍增效應(yīng)引起閾值電壓漂移，跨導(dǎo)下降等.
短溝道效應(yīng)影響著晶體管方方面面的性能，我們可以從以下幾個(gè)方面去分析和了解短溝道效應(yīng)，從而探索解決的方法。
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1.1 閾值電壓漂移

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當(dāng)器件溝道長度不斷減小至深亞微米結(jié)點(diǎn)后，閾值電壓有非常顯著的下降，這就是短溝器件的閾值電壓漂移。

在短溝器件中，隨著漏端電壓的升高，源漏的耗盡區(qū)在溝道中靠的非常近，從而降低了溝道區(qū)的電勢，這種現(xiàn)象就成為漏至勢壘降低（DrainInducedBarrier-Lowering，DIBL）效應(yīng)。
溝道區(qū)勢壘降低從而使得器件的閾值電壓也隨著源漏偏壓升高而降低，DIBL
效應(yīng)隨著漏端偏壓升高和溝道長度減小而變得越來越嚴(yán)重。通常我們可以用使器件分別工作在線性區(qū)和飽和區(qū)的漏端偏壓下得到的閾值電壓的差值來表示器件 DIBL 效應(yīng)的嚴(yán)重程度。由于溝道區(qū)的勢壘降低了，即使當(dāng)柵源電壓小于閾值電壓時(shí)，也會(huì)有少數(shù)的載流子從源端漂移到漏端，也就是器件的亞閾值電流增大。因此 DIBL 效應(yīng)造成了器件的閾值電壓會(huì)隨著源漏偏壓的改變而發(fā)生漂移。


2D nMOSFET仿真的id–Vg曲線。結(jié)果表明，Lg < 600 nm的2D nMOSFET具有嚴(yán)重的短溝道效應(yīng)

2 MOSFET

在正常操作中，系統(tǒng)通過向柵電極施加電壓來導(dǎo)通MOS晶體管。當(dāng)漏極上的電壓增加時(shí)，漏極電流也增加，直到它達(dá)到飽和。飽和電流取決于柵極電壓。

MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)是迄今為止最常見的半導(dǎo)體器件，它是所有商用處理器、存儲器和數(shù)字集成電路的主要構(gòu)建模塊。自從大約40年前引入第一個(gè)微處理器以來，這種器件經(jīng)歷了巨大的發(fā)展，今天它被制造成具有22 nm和更小的特征尺寸。MOSFET本質(zhì)上是一個(gè)小型化的開關(guān)。在這個(gè)例子中，源極和漏極接觸(開關(guān)的輸入和輸出)都是到器件的重?fù)诫sn型區(qū)域的歐姆(低電阻)接觸。在這兩個(gè)觸點(diǎn)之間是一個(gè)p型半導(dǎo)體區(qū)。柵極接觸位于p型半導(dǎo)體之上，與兩個(gè)n型區(qū)域稍微重疊。它與半導(dǎo)體之間被一層薄的氧化硅層隔開，從而與下面的半導(dǎo)體形成一個(gè)電容器。向柵極施加電壓會(huì)通過場效應(yīng)改變其下方的局域能帶結(jié)構(gòu)。足夠高的電壓可以使半導(dǎo)體在柵極下面的薄層(溝道)中從p型變?yōu)閚型。這被稱為反型，并且溝道有時(shí)被稱為反型層。溝道將半導(dǎo)體的兩個(gè)n型區(qū)域與柵極下的薄n型區(qū)域連接起來。該區(qū)域的電阻明顯低于在柵極電壓產(chǎn)生反型層之前將源極和柵極分開的np/pn結(jié)的串聯(lián)電阻。**因此，施加?xùn)艠O電壓可以用于將器件的電阻從高值改變到低值。顯著電流開始流動(dòng)的柵極電壓被稱為閾值或?qū)妷骸?*圖1顯示了一個(gè)MOSFET原理圖，其中突出顯示了主要的電氣連接。圖2顯示了現(xiàn)代MOSFET器件的電子顯微鏡圖像。

隨著漏極和源極之間的電壓增加，溝道承載的電流最終通過被稱為夾斷的過程而飽和，在夾斷過程中，由于平行于表面的場的影響，溝道在一端變窄。**溝道寬度由柵極電壓控制。**通常，對于給定的漏極電壓，較大的柵極電壓導(dǎo)致較寬的溝道，從而導(dǎo)致較低的電阻。此外，柵極電壓越高，飽和電流越大。

3 FinFET特性分析

第二代14納米FinFET的鰭形更高更窄，就像酒瓶形，用于提高柵極控制能力和更高的導(dǎo)通電流(ion)

北郵2016 新型FinFET器件的模擬射頻特性研究

4 高K柵介質(zhì)

高k柵介質(zhì)
https://wenku.baidu.com/view/1ee9c058a26925c52cc5bf7e.html

電子科大2020 新型高 K 功率器件中高 K 的研究(以上)

Yung-Chun Wu ? Yi-Ruei Jhan 2018
3D TCAD Simulation for CMOS Nanoeletronic Devices

在等效氧化物厚度(EOT)相同的情況下，**使用高k材料可以降低柵極漏電流，**因?yàn)楦遦材料比傳統(tǒng)的SiO2介電常數(shù)3.9更高，從而導(dǎo)致相同厚度下的相對電容更高。更高的柵極電容增加了更高的驅(qū)動(dòng)電流

如何計(jì)算等效氧化物厚度（EOT）：


各種材料的能隙與相對介電常數(shù)的關(guān)系

除了高k材料的影響，正在使用的不同金屬柵的功函數(shù)(WF)也會(huì)影響Vth閾值電壓
當(dāng)前半導(dǎo)體技術(shù)中常用的各種金屬的功函數(shù)值如圖所示


場效應(yīng)晶體管的柵極結(jié)構(gòu)演變

不同柵長結(jié)構(gòu)的自然長度(lamda)

總結(jié)

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