將一個脈沖寬度的信號變為兩個脈沖寬度信號

module PluseVary(input wire sclk,input wire rst_n,input wire pulse_a,output reg pulse_b ); reg enable; always @(posedge sclk or negedge rst_n)beginif(rst_n==1'b0) enable<=1'b0;else enable<=~enable; endalways @(posedge sclk or negedge rst_n)beginif(rst_n==1'b0) pulse_b<=1'b0;else if(enable==1'b1)pulse_b<=pulse_a; end endmodule

仿真結果

總結

以上是生活随笔為你收集整理的Verilog——将单脉冲宽度信号变为双脉冲宽度信号（扩宽脉冲宽度）的全部內容，希望文章能夠幫你解決所遇到的問題。

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