文章目錄

• 1 電源完整性
• • 1.1 電源分配系統（Power Distribution Network，PDN）
  • 1.2 為什么要重視電源的噪聲
  • 1.3 電源的輸出誤差及噪聲誤差
  • 1.4 PDN系統的噪聲來源
  • 1.5 解決電源噪聲-電容去耦
  • • 1.5.1 電容去耦的兩種解釋
  • 1.6 時域電源噪聲波動現象
  • 1.7 頻域電源噪聲分析
  • 1.8 特征阻抗法
• 2 Altium Designer PDN仿真實戰

1 電源完整性

• 對于負載芯片來說，實際有電流需求的節點位于封裝內部Die上，所有完整的PDN系統既包含了PCB上的部分，又包含芯片封裝上的部分。
• PDN系統主要由以下幾部分組成：
  • VRM（電源芯片或電源模塊）
  • PCB上的電容
  • PCB上的電源和地平面
  • 芯片封裝內的電容
  • 封裝內的電源和地網絡
  • Die上的電容

PDN系統

• 對于整個PDN系統來說，每一個部分都會對最終的性能產生影響。對于PCB板級設計來說，盡管可能得不到芯片內部PDN系統詳細信息，但是并不意味著它不起作用，如何將PCB和芯片內部的PDN系統進行聯合設計也是目前的難點之一。

1.1 電源分配系統（Power Distribution Network，PDN）

• 與低速時代相比，現代電路對PDN系統要求更加苛刻，PDN系統的設計越來越來困難。

  • 一方面：芯片的開關速度不斷提高，高頻瞬態電流的需求越來越大；
  • 另一方面：芯片的功能不斷增加，性能越來越強大，芯片的功耗也隨之增加。

• 在很大的高頻瞬態電流需求的情況下滿足PDN系統的噪聲要求，為設計提出了很大挑戰。PDN系統的作用主要包含兩個方面：

  • 1）為負載提供干凈的供電電壓
  • 2）為信號提供低噪聲的參考路徑（返回路徑）

1.2 為什么要重視電源的噪聲

• 隨著超大規模集成電路工藝的發展，芯片工作電壓越來越低，而工作速度越來越快，功耗越來越大，單板的密度也越來越高，因此對電源供應系統在整個工作頻帶內的穩定性提出了更高的要求。電源完整性設計的水平直接影響著系統的性能，如整機可靠性，信噪比與誤碼率，及EMI/EMC等重要指標。板級電源通道阻抗過高和同步開關噪聲SSN過大會帶來嚴重的電源完整性問題，這些會給器件及系統工作穩定性帶來致命的影響。PI設計就是通過合理的平面電容、分立電容、平面分割應用確保板級電源通道阻抗滿足要求，確保板級電源質量符合器件及產品要求，確保信號質量及器件、產品穩定工作。

• 芯片內部有成千上萬個晶體管，這些晶體管組成內部的門電路、組合邏輯、寄存器、計數器、延遲線、狀態機、以及其他邏輯功能。隨著芯片的集成度越來越高，內部晶體管數量越來越大。芯片的外部引腳數量有限，為每一個晶體管提供單獨的供電引腳是不現實的。芯片的外部電源引腳提供給內部晶體管一個公共的供電節點，因此內部晶體管狀態的轉換必然引起電源噪聲在芯片內部的傳遞。

• 對內部各個晶體管的操作通常由內核時鐘或片內外設時鐘同步，但是由于內部延時的差別，各個晶體管的狀態轉換不可能是嚴格同步的，當某些晶體管已經完成了狀態轉換，另一些晶體管可能仍處于轉換過程中。芯片內部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時處于電平轉換的不定態區域，那么電源噪聲可能會被放大，并在門電路的輸出端產生矩形脈沖干擾，進而引起電路的邏輯錯誤。芯片外部電源引腳處的噪聲通過內部門電路的傳播，還可能會觸發內部寄存器產生狀態轉換。

• 除了對芯片本身工作狀態產生影響外，電源噪聲還會對其他部分產生影響。比如電源噪聲會影響晶振、鎖相環（PLL、DLL）的抖動特性，AD轉換電路的轉換精度等。

1.3 電源的輸出誤差及噪聲誤差

• 絕大多數芯片都會給出一個正常工作的電壓范圍，這個值通常是±5%。例如：對于3.3V電壓，為滿足芯片正常工作，供電電壓在3.13V到3.47V之間，或3.3V±165mV。

• 對于1.2V電壓，為滿足芯片正常工作，供電電壓在1.14V到1.26V之間，或1.2V±60mV。這些限制可以在芯片datasheet中查到。這些限制要考慮兩個部分，第一是穩壓芯片的直流輸出誤差，第二是電源噪聲的峰值幅度。

1.4 PDN系統的噪聲來源

• 穩壓電源芯片本身的輸出并不是恒定的，會有一定的紋波。一旦選好了穩壓電源芯片，對這部分的噪聲我們只能接受，無法控制。LDO具有較好的輸出紋波特性，電源本身輸出噪聲低，供電穩定，但是輸出功率不大，轉換效率低；DCDC輸出電流大，轉換效率高，但是輸出紋波較大。

• 穩壓電源無法實時響應負載對于電流需求的快速變化。當負載電流變化頻率超過這一范圍時，穩壓電源無法及時提供足夠電流，電壓輸出會出現跌落，從而產生電源噪聲（增加去耦電容）。

• 負載瞬態電流在電源路徑和地路徑上產生壓降。瞬間電流供電路徑必然產生壓降，因此負載的電壓會隨著瞬態電流的變化而波動，這就是阻抗產生電源噪聲。

• 信號通過過孔換層也會引起電源噪聲。

1.5 解決電源噪聲-電容去耦

• 采用電容去耦是解決電源噪聲問題的主要方法。這種方法對提高瞬態電流的響應速度，降低電源分配系統的阻抗都非常有效。
• 去耦電容設計中，總電容量并不是主要考慮因素，甚至可以說去耦網絡性能好壞和總電容量基本沒什么關系。去耦電容設計關鍵是要做好電容種類和數量的搭配，而不是提高總的電容量。盲目的增加總電容量，電路板上電的瞬間會有很大的電流。可能導致系統不穩定。

1.5.1 電容去耦的兩種解釋

從儲能的角度來解釋

儲能等效電路

• 當負載電流保持不變，穩態情況下，負載芯片處的電壓是恒定的，因此電容兩端的電壓也是恒定，與負載兩端電壓一致，流過電容的電流I_C為0，負載電流由電源模塊提供，即圖中I₀。此時電容兩端存在電壓，因此電容上存儲了相當數量的電荷，其電荷數量和電容量有關（Q=U*C）。

• 當負載發生瞬間變化時，由于負載芯片內部晶體管電平轉換速度極快，必須在極短的時間內為負載芯片提供足夠多的電流。但是穩壓電源無法很快相應負載電流的變化，電流I₀不會馬上變化，因此負載芯片感受到的電壓會降低。

• 去耦電容也同時感受到電壓的變化，對于電容來說電壓變化必然產生電流，此時電容對負載放電，電流I_C不再為0，為負載提供電流。根據電容上電壓和電流的關系：
  $$I=C\frac{dV}{dt}$$

  • 理想情況下，只要電容量C足夠大，放電并為負載提供瞬態電流只會引起電容兩端很小的電壓變化，這樣就保證負載芯片的電壓變化在容許的范圍之內。
  • 儲能電容的存在使負載小號的能量得到快速補充，因此保證了負載兩端電壓不至于有太大變化，此時電容充當局部電源的角色。

從阻抗的角度來理解

• 去掉負載芯片，僅觀察供電系統本身，從AB兩點向左看進去，穩壓電源以及去耦電容組合在一起，可以看成是一個復合的電源系統。對這個復合電源系統的要求是：不論AB兩點間負載的瞬間電流如何變化，都能保證AB兩點間的電壓保持穩定，即AB兩點間電壓變化很小。

• 其等效電源模型公式：
  $$\Delta V=Z?\Delta I$$

• 最終目的：不論AB兩點間負載電流如何變化，都要保持AB兩點間電壓變化范圍很小，這就要求電源系統的阻抗Z很小。

1.6 時域電源噪聲波動現象

• 負載端觀察到最大噪聲幅度包括兩個部分
  • IR Drop
  • AC Noise
    

1.7 頻域電源噪聲分析

• 好的電源供電：電源的輸入阻抗較小

• 差的電源供電：電源的輸入阻抗有明顯的諧振！
  

  去耦電容對電源輸入阻抗的影響

1.8 特征阻抗法

$$Z_{target}=\frac{V_{CC}\times Ripple}{\Delta I_{max}}=\frac{\Delta V_{CC}}{\Delta I_{max}}$$

阻抗對電壓波動的影響

• Ripple為允許的電壓波動，典型值通常為5%或3%，Delta I_max為負載最大瞬間電流變化量。
  

  OptimizePI PDN仿真實例結果

  2 Altium Designer PDN仿真實戰

  利用Altium Designer自帶PDN Analyzer對電源平面進行PDN實例仿真分析，超經典！

總結

以上是生活随笔為你收集整理的深刻理解电源完整性PI，图文并茂，浅显易懂的全部內容，希望文章能夠幫你解決所遇到的問題。

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