2分頻電路設計

`timescale 1ns/10ps module div_2(clk,rst,out); input clk,rst; output out;reg q; always@(posedge clk or negedge rst)if(!rst)q<=1'b0;elseq<=~q; assign out=q; endmodule

測試程序：

module div_2_tb(); reg clk,rst; wire out; div_2 wt (.clk(clk), .rst(rst), .out(out));initial beginrst <= 0;#20 rst <= 1;#100000 rst <= 0; endinitial beginclk = 0; endalwaysbegin#10 clk = ~clk;endendmodule

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總結

以上是生活随笔為你收集整理的二分频电路Verilog设计的全部內容，希望文章能夠幫你解決所遇到的問題。

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