AD9361+zynq7020 fmcomms2

數(shù)據(jù)從PS端DDR流出，通過(guò)AXI總線到DMA
再通過(guò)UPACK模塊將一路64位轉(zhuǎn)化為4路16位；再送到dac_fifo，dac_fifo將tx1 tx2兩路IQ總共四路信號(hào)送到axi_9361主控模塊，分別是如下四路信號(hào)：

該四路信號(hào)最后通過(guò)LVDS方式，即tx_data_out_p/n端口送到AD9361芯片并發(fā)送出去。

在官方例程axi_ad9361的verilog源碼中追蹤信號(hào)流向：

上面很復(fù)雜，總結(jié)一下，就是將dac_data_i/q的數(shù)據(jù)經(jīng)過(guò)一系列處理，最后通過(guò)tx_data_p/n差分發(fā)送出去。需要注意的是16位數(shù)據(jù)中應(yīng)該只有12位有效？接收端流程與發(fā)送端相反。

總結(jié)

以上是生活随笔為你收集整理的AD9361官方例程发送端数据流向的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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