AXI_05 AXI_FULL_IP的设计与验证
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目錄
1. AXI_FULL_IP
1.1 AXI_FULL_MASTER_IP設(shè)計
1.1.1 STEP1: 利用向?qū)Ы⒁粋€axi_full_master的IP核模板
1.1.2 STEP2: 在AXI模板中制定用戶邏輯
1.1.3 STEP3: 配置IP核
1.2 AXI_FULL_SLAVE _IP設(shè)計
1.2.1 STEP1: 利用向?qū)Ы⒁粋€axi_full_slave的IP核模板
1.2.2 STEP2: 配置IP核
1.3 AXI_FULL_MASTER_IP 與 AXI_FULL_SLAVE_IP的聯(lián)合仿真驗證
1.3.1 STEP1: 搭建仿真工程
1. AXI_FULL_IP
前面文章的內(nèi)容闡述了AXI_LITE總線的主從設(shè)備,以及對應(yīng)的驗證示例。已知AXI_LITE總線只能承擔(dān)起輕量級的數(shù)據(jù)傳輸,數(shù)據(jù)量較大時還是要使用全功能的AXI總線才行,本節(jié)內(nèi)容將圍繞如何建立全功能AXI總線主控制器AXI_FULL_MASTER_IP展開。
1.1 AXI_FULL_MASTER_IP設(shè)計
再次打開AXI_LITE_SLAVE_IP中建立的空白工程AXI_Build,來建立axi_lite_mater的自定義IP核。
1.1.1 STEP1: 利用向?qū)Ы⒁粋€axi_full_master的IP核模板
隨后將打開一個基于AXI_FULL總線的IP核模板工程,可以在該模板工程下對工程的功能進(jìn)行修改;? 模板中給出以先進(jìn)行連續(xù)寄存器寫操作,緊接著在進(jìn)行讀操作的例子,并且沒有用戶端口,所以要使用必須對IP進(jìn)行修改,達(dá)到讀寫操作可通過用戶端口控制的效果;
1.1.2 STEP2: 在AXI模板中制定用戶邏輯
這里要邏輯功能修改為使用用戶端口可控的AXI_FULL主設(shè)備,具體添加的代碼就不再這里給出了,可以打開對應(yīng)的IP核文件進(jìn)行查看,添加的代碼會在文件中進(jìn)行明確的注釋;把要添加的代碼添加完成以后,運行一下run synthesis綜合一下看看有沒有錯誤;
1.1.3 STEP3: 配置IP核
添加所有系列,以支持在所有器件上使用;
?其余步驟不再贅述,請參考前面的文章;之后可以在IP Catalog中看到這個IP核了,如下圖:
1.2 AXI_FULL_SLAVE _IP設(shè)計
為了驗證AXI_FULL_MASTER IP核的設(shè)計的正確性,使用向?qū)梢粋€AXI_FULL_SLAVE_IP,進(jìn)行聯(lián)調(diào)測試;
1.2.1 STEP1: 利用向?qū)Ы⒁粋€axi_full_slave的IP核模板
隨后將打開一個基于AXI_FULL總線的IP核模板工程,該工程無需修改;
1.2.2 STEP2: 配置IP核
添加所有系列,以支持在所有器件上使用;
??? ?????? 其余步驟不再贅述,請參考前面文章的步驟;之后可以在IP Catalog中看到這個IP核了,如下圖:
1.3 AXI_FULL_MASTER_IP 與 AXI_FULL_SLAVE_IP的聯(lián)合仿真驗證
1.3.1 STEP1: 搭建仿真工程
建立一個工程命名為axi_full_simulate,工程建立完畢以后,如下圖所示:
?????? 具體細(xì)節(jié)和仿真代碼,可在實際工程中查看。現(xiàn)在給出仿真結(jié)果:
從仿真結(jié)果可以看出,主設(shè)備往從設(shè)備的進(jìn)行了兩次突發(fā)寫操作,每次突發(fā)長度為16個數(shù)據(jù);后進(jìn)行了一次長度為16的突發(fā)讀操作,數(shù)據(jù)分別為0x5555_5555 0xAAAA_AAAA;
至此標(biāo)準(zhǔn)的AXI總線IP核就設(shè)計完畢了;? 后面還有一種AXI_Stream總線會單獨章節(jié)輸出。
不要急著跑,干貨在后面,下一篇文章傳送門在此:??AXI_Stream等我寫完了再發(fā)布
本篇IP核源碼工程和驗證工程傳送門在此,點擊下方下載鏈接一:
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總結(jié)
以上是生活随笔為你收集整理的AXI_05 AXI_FULL_IP的设计与验证的全部內(nèi)容,希望文章能夠幫你解決所遇到的問題。
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