HDLBits_Verilog語法基礎(chǔ)

線信號

與物理電線不同，Verilog中的線信號(和其他信號)是“方向性的”。這意味著信息只向一個方向流動，從驅(qū)動程序流向接收器。在Verilog“連續(xù)賦值”(’ assign left_side = right_side; ')中，右側(cè)信號的值被驅(qū)動到左側(cè)的連接上。assign賦值是“連續(xù)的”，右側(cè)的值發(fā)生變化時左邊的值立馬發(fā)生變化。

這時我們就會理解：一個線信號不能有兩個驅(qū)動程序來驅(qū)動；線信號如果沒有驅(qū)動程序的話那么輸出就是未知的。

當(dāng)存在多個assign語句時，assign出現(xiàn)的順序和位置不影響，也就相當(dāng)于連線的順序不影響最終結(jié)果，這個要和軟件的思維區(qū)別開。

基礎(chǔ)的門操作

區(qū)分按位取反(~) 和邏輯取反(!)

區(qū)分按位與(&)和邏輯與(&&)

區(qū)分按位或(|)和邏輯或(||)

? A NOR gate is an OR gate with its output inverted.

按位異或

7458芯片

題目描述：

按照電路圖，用verilog語言描述輸入輸出間的關(guān)系。

Solution1：

module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f,output p1y,input p2a, p2b, p2c, p2d,output p2y );wire and1_out,and2_out,and3_out,and4_out;assign and1_out=p2a&p2b;assign and2_out=p2c&p2d;assign and3_out=p1a&p1c&p1b;assign and4_out=p1f&p1e&p1d;assign p2y=and1_out|and2_out;assign p1y=and3_out|and4_out; endmodule

Soluton2：

module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f,output p1y,input p2a, p2b, p2c, p2d,output p2y );assign p2y=(p2a&p2b)|(p2c&p2d);assign p1y=(p1a&p1c&p1b)|(p1f&p1e&p1d); endmodule

總結(jié)

1、assign為連續(xù)賦值，賦值順序不影響。

2、一個wire有且僅能有一個driver。

3、學(xué)習(xí)了基礎(chǔ)的門操作。

總結(jié)

以上是生活随笔為你收集整理的HDLBits答案(1)_Verilog语法基础的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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