本設計實現JESD204B協議。
實現這個協議有兩種方法：

1、可以通過調用IP核的形式實現。
2、通過官網datasheet的源程序進行實現。
本工程使用vivado2018仿真JESD204B協議，用verilog編寫，最后仿真圖如下圖所示：

頂層模塊設計：

module top #(
parameter DATA_WIDTH = 8,
parameter LANES = 4, // Number of lanes in the link
parameter CONVERTERS = 8, // Number of converters
parameter RESOLUTION = 11, // Converter resolution
parameter CONTROL = 2, // Number of control bit
parameter SAMPLE_SIZE = 16, // Number of bits per sample
parameter SAMPLES = 1 // Number of samples per frame
) (
input clock,
input reset,
input [SAMPLESCONVERTERSRESOLUTION-1:0] tx_datain,

總結

以上是生活随笔為你收集整理的verilog/VHDL实现JESD204B协议的全部內容，希望文章能夠幫你解決所遇到的問題。

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