? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?Verilog hdl與VHDL混用詳解

1.概述

? ? ? ? ?由于在FPGA開發(fā)過程中，多人合作時可能遇到有人使用verilog hdl，有人遇到VHDL的情況，這就涉及到了verilog hdl與VHDL的相互調(diào)用。

? ? ? ? ?本文就是介紹verilog hdl與VHDL混合使用的方法，比給出示例。包括兩個方面：

? ? ? ? ? 1）Verilog hdl調(diào)用VHDL代碼；

? ? ? ? ? 2）VHDL調(diào)用veriolg hdl代碼。

2.Verilog hdl調(diào)用VHDL

? ? ? ? ?Verilog hdl調(diào)用VHDL很簡單，只需要把VHDL的實體（entity）當成一個verilog模塊（module）即可按verilog的格式調(diào)用。例程如下：

2.1 被調(diào)用VHDL模塊的實體

?

2.2 Verilog hdl的調(diào)用情況

?

3. VHDL調(diào)用verilog hdl

? ? ? ? VHDL調(diào)用verilog hdl相對比較麻煩，需要先將verilog的模塊（module）做成VHDL的元件（component），再進行調(diào)用。例如下面的例子：

?

3.1 被調(diào)用verilog hdl模塊

3.2 模塊元件化：

?

?

3.3 元件例化

4. 總結(jié)

? ? ? ? 總的來說，verilog與VHDL的混用也就是相互調(diào)用的方式，就是將對方當成自己的模塊，然后按自己本身的語法來調(diào)用即可。即：

Verilog調(diào)用VHDL是將VHDL的實體（entity）當成verilog中的模塊（module）來調(diào)用；

VHDL調(diào)用verilog是將verilog的模塊(module)當成VHDL中的實體（entity）來調(diào)用，先元件化，再例化。

總結(jié)

以上是生活随笔為你收集整理的Verilog hdl与VHDL混用详解的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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