数字电路与逻辑设计笔记
數(shù)字電路與邏輯設(shè)計筆記
根據(jù)真值表寫表達式
以真值表內(nèi)輸出端“1”為準
第一步:從真值表內(nèi)找輸出端為“1”的各行,把每行的輸入變量寫成乘積形式;遇到“0”的輸入變量上加非號。 第二步:把各乘積項相加,即得邏輯函數(shù)的表達式。
完備集
最小項:n個變量X1、X2、···、Xn的最小項是n個因子的乘積,每個變量都以它的原變量或非變量的形式在乘積中出現(xiàn),且僅出現(xiàn)一次。
例如:A, B, C 三個邏輯變量的最小項有23=8個,分別為:A‘B’C’, A’B’C, A’BC’, A’BC, AB’C’, AB’C, ABC’, ABC 其中A’表示A的非 其余類推。
卡羅圖化簡:格雷碼;用盡量大的圈,去圈盡量多的1;
表達式->卡羅圖
第一步:寫出最小項
第二步:畫圖
第三步:填圖
卡羅圖->表達式
第一步:畫圖
第二步:填圖
第三步:合并最小項(想左和向上看:找相同;框住2的n次方時,消去n個元素)
譯碼器的應用
1,地址譯碼器
2實現(xiàn)邏輯表達式
3譯碼器的擴展:輸入接口連接在一起,使能信號作為擴展的高位信號。(注意:必須有使能端)
數(shù)據(jù)選擇器的應用
1做數(shù)據(jù)選擇,以實現(xiàn)多路信號分時傳送
2 實現(xiàn)邏輯方程
3 在數(shù)據(jù)傳輸時實現(xiàn)并-串轉(zhuǎn)換
4 產(chǎn)生序列信號(循環(huán)產(chǎn)生一組信號比如:1101 1101 1101)
計數(shù)器+選擇器 = 序列產(chǎn)生器
競爭與冒險
組合邏輯電路中,同一信號經(jīng)不同的路徑傳輸后,到達電路中某一會合點的時間有先有后,這種現(xiàn)象稱為邏輯競爭,而因此產(chǎn)生輸出干擾脈沖的現(xiàn)象稱為冒險。
競爭與冒險的識別
1 代數(shù)法
2 K圖法
3 實驗法
競爭與冒險的消除:加濾波電路
基本的RS觸發(fā)器
鐘控RS觸發(fā)器
鐘控的D觸發(fā)器(寄存器)Delay 最大的特點就是有延遲一拍(延遲一個周期) 輸出值=邊沿采樣的是邊沿前的一個微時刻的輸入值
鐘控T觸發(fā)器 Toggle(轉(zhuǎn)換鍵)
鐘控JK觸發(fā)器
1 按照時鐘分類
同步電路:存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源,因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。
異步電路:電路沒有統(tǒng)一的時鐘,有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連,這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步,而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。
2 按照輸出分類
輸出與輸入變量直接相關(guān)的時序邏輯電路稱為米里型電路。
輸出與輸入變量無直接關(guān)系的時序邏輯電路稱為摩爾型電路。
工作原理
在下面的分析中假設(shè)輸入高、低電平分別為3.6V和0.3V,PN結(jié)導通壓降為0.7V。
①輸入全為高電平3.6V(邏輯1)
如果不考慮T2的存在,則應有UB1=UA+0.7=4.3V。顯然,在存在T2和T3的情況下,T2和T3的發(fā)射結(jié)必然同時導通。而一旦T2和T3導通之后,UB1便被鉗在了2.1V(UB1=0.7×3=2.1V),所以T1的發(fā)射結(jié)反偏,而集電結(jié)正偏,稱為倒置放大工作狀態(tài)。由于電源通過RB1和T1的集電結(jié)向T2提供足夠的基極電位,使T2飽和,T2的發(fā)射極電流在RE2上產(chǎn)生的壓降又為T3提供足夠的基極電位,使T3也飽和,所以輸出端的電位為UY=UCES=0.3V, UCES為T3飽和壓降。
可見實現(xiàn)了與非門的邏輯功能之一:輸入全為高電平時,輸出為低電平。
②輸入低電平0.3V(邏輯0)
當輸入端中有一個或幾個為低電平0.3V(邏輯0)時,T1的基極與發(fā)射級之間處于正向偏置,該發(fā)射結(jié)導通,T1的基極電位被鉗位到UB1=0.3+0.7=1V。T2和T3都截止。由于T2截止,由工作電源VCC流過RC2的電流僅為T4的基極電流,這個電流較小,在RC2上產(chǎn)生的壓降也小,可以忽略,所以UB4≈VCC=5v,使T4和D導通,則有:UY=VCC-UBE4-UD=5-0.7-0.7=3.6V。
可見實現(xiàn)了與非門的邏輯功能的另一方面:輸入有低電平時,輸出為高電平。
綜合上述兩種情況,該電路滿足與非的邏輯功能,是一個與非門。
TTL與非門電路基本結(jié)構(gòu)由3部分構(gòu)成:輸入級、中間級和輸出級。因為電路的輸入端和輸出端都是三極管結(jié)構(gòu),所以稱這種結(jié)構(gòu)的電路為三極管—三極管邏輯電路。
輸入級:輸入級是一個與門電路結(jié)構(gòu)。T1是多發(fā)射極晶體管,可以把它的集電結(jié)看成一個二極管,把發(fā)射結(jié)(三個發(fā)射結(jié))看成是與前者背靠背的3個二極管
中間級:由三極管T2和電阻RC1、RE2組成。在電路的開通過程中利用T2的放大作用,為輸出管T3提供較大的基極電流,加速了輸出管的導通。所以,中間級的作用是提高輸出管的開通速度,改善電路的性能。
輸出級:由三極管T3、T4、二極管D和電阻RC4組成。如圖3所示,圖3(a)是前面講過的三極管非門電路,圖3(b)是TTL與非門電路中的輸出級。從圖中可以看出,輸出級由三極管T3實現(xiàn)邏輯非的運算。但在輸出級電路中用三極管T4、二極管D和RC4組成的有源負載替代了三極管非門電路中的RC,目的是使輸出級具有較強的負載能力。
OC門
OC(open collector)門,又稱 集電極開路門。
OD門(Open Drain, 漏極開路門,對場效應管而言)。實際使用中,有時需要 兩個或兩個以上與非門的輸出端連接在同一條導線上,將這些與非門上的數(shù)據(jù)(狀態(tài)電平)用同一條導線輸送出去。因此,需要一種新的與非門電路–OC門來實現(xiàn) “線與邏輯”
1: 實現(xiàn)與或非邏輯,用做電平轉(zhuǎn)換,用做驅(qū)動器。由于OC門電路的輸出管的集電極懸空,使用時需外接一個 上拉電阻Rp到電源VCC。OC門使用上拉電阻以輸出高電平,此外為了加大輸出引腳的 驅(qū)動能力,上拉電阻阻值的選擇原則,從降低功耗及芯片的灌電流能力考慮應當足夠大;從確保足夠的驅(qū)動電流考慮應當足夠
2: 線與邏輯,即兩個輸出端(包括兩個以上)直接互連就可以實現(xiàn)“AND”的邏輯功能。在總線傳輸?shù)葘嶋H應用中需要多個門的輸出端并聯(lián)連接使用,而一般TTL門輸出端并不能直接并接使用,否則這些門的輸出管之間由于低阻抗形成很大的短路電流(灌電流),而燒壞器件。在硬件上,可用OC門或三態(tài)門(ST門)來實現(xiàn)。 用OC門實現(xiàn)線與,應同時在輸出端口應加一個上拉電阻。
3: 三態(tài)門(TS門)主要用在應用于多個門輸出共享數(shù)據(jù)總線,為避免多個門輸出同時占用數(shù)據(jù)總線,這些門的使能信號(EN)中只允許有一個為有效電平(如高電平),由于三態(tài)門的輸出是推拉式的低阻輸出,且不需接上拉(負載)電阻,所以開關(guān)速度比OC門快,常用三態(tài)門作為輸出緩沖器。
虛線框內(nèi)就是OC門的電路圖
可以看出T3管集電級沒有接任何東西所以叫集電級開路,也就是OC門
正常工作時必須外接電阻R,電源可以是和電源一樣,也可以不一樣
工作原理和TTL電路分析一樣AB只要有一個為低電平,T2和T3都不會導通
只有A和B都為高電平T2和T3才會同時導通
OC門邏輯表達式
Y = AB的反 這個電路必須外接電阻Rl
三態(tài)門
三態(tài)門是指邏輯門的輸出有三種狀態(tài):高電平狀態(tài)、低電平狀態(tài)、高阻狀態(tài)。
其中,高阻狀態(tài)相當于隔離狀態(tài)(因為高阻狀態(tài)電阻很大,相當于開路)
通常三態(tài)門有一個EN使能控制端,用于控制門電路的通斷(即通過EN使能控制,處于高阻態(tài)就是電路斷開,非高阻態(tài)就是電路導通)
現(xiàn)如假設(shè)EN高電平有效,
當EN=1時,門電路導通,三態(tài)門電路呈現(xiàn)正常的 0 或 1 的輸出;(電路導通)
當EN=0時,門電路斷開,三態(tài)門電路給出高阻狀態(tài)的輸出;(電路斷開)
高電平,低電平可以由內(nèi)部電平拉高或者拉低;高阻態(tài)時引腳對地的電阻無窮大。
高阻態(tài)相當于該門和它連接的電路處于斷開的狀態(tài)。(因為實際電路中你不可能去斷開它,所以設(shè)置這樣一個狀態(tài)使它處于斷開狀態(tài))。
三態(tài)門是一種擴展邏輯功能的輸出級;三態(tài)門同樣也是一種控制開關(guān)。(通過控制三態(tài)門是高阻態(tài)還是非高阻態(tài),來表示三態(tài)門是導通還是斷開)
三態(tài)門主要是用于總線的連接,因為總線在同一個時間內(nèi),只有一個設(shè)備有效;
通常在數(shù)據(jù)總線上接有多個器件,每個器件通過OE/CE之類的信號選通。同一時刻只有一個設(shè)備選通,用于數(shù)據(jù)傳輸;其他設(shè)備處于高阻態(tài),相當于沒有接在總線上,不影響其它器件的工作。
因此,如果設(shè)備端口需要掛在一個總線上,必須通過三態(tài)緩沖器,因為在一個總線上同時只能有一個端口作輸出,這時其他端口必須在高阻態(tài)。
這兩個三態(tài)門是相反的,而且一個是低電平有效,另外一個是高電平有效
脈沖波形的產(chǎn)生和整型
555定時器
總結(jié)
以上是生活随笔為你收集整理的数字电路与逻辑设计笔记的全部內(nèi)容,希望文章能夠幫你解決所遇到的問題。
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