將一個信號同步到clk中的通式

module register_diff_clk(input clk, input rst_n, input in_a,output out_b );reg[1:0] temp;always @(posedge clk or negedge rst_n) if(!rst_n) temp <= 2'b00;else temp <= {temp[0],in_a};assign out_b = temp[1]; endmodule //image_sensor_vsync同步到clk時鐘域 wire image_sensor_vsync_r; //幀同步信號，高電平register_diff_clk register_diff_clk_dc2(.clk(clk), .rst_n(rst_n), .in_a(image_sensor_vsync),.out_b(image_sensor_vsync_r) );

異步時序：異步時序設計指的是在設計中有兩個或以上的時鐘， 且時鐘之間是同頻不同相或不同頻率的關系。而異步時序設計的關鍵就是把數據或控制信號正確地進行跨時鐘域傳輸。

總結

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