LVDS收發(fā)傳輸實例

功能圖如下：

由PLL（時鐘生成）產(chǎn)生基準時鐘；FPGA內(nèi)部產(chǎn)生固定的1024字節(jié)位單位的有效數(shù)據(jù)幀以用作同步的pattern數(shù)據(jù)，通過LVDS發(fā)送出去；同時另一側(cè)，F(xiàn)PGA也接收LVDS數(shù)據(jù)，進行位對齊處理，并且對有效數(shù)據(jù)進行解串；

位對齊（bit align）處理

一般情況下，LVDS傳輸只有一個固定的時鐘差分對和多個數(shù)據(jù)差分對。每個時鐘對應地采集多個數(shù)據(jù)位的數(shù)據(jù)。
如下：只有1個時鐘和1個數(shù)據(jù)的LVDS傳輸，1個時鐘周期可以傳輸1位、2位、3位…多個數(shù)據(jù)位。通常稱這個時鐘和數(shù)據(jù)的關系為串化因子或解串因子。

每個時鐘周期，

總結(jié)

以上是生活随笔為你收集整理的LVDS收发传输实例的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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