------------------------------------

WeChat subscription account：Analog CMOS

------------------------------------

每周分享Analog IC學習資料/筆記。關(guān)注獲取。。。。。

00 - 本文內(nèi)容

• CMOS 中的閂鎖效應（latch-up）的來源
• 具體的避免 latch-up 的方法

01 - 易產(chǎn)生latch-up結(jié)構(gòu)圖解

☆典型的NMOS PMOS結(jié)構(gòu)：

NMOS剖面圖

PMOS剖面圖

☆拼在一起：

☆再畫出里面的產(chǎn)生閂鎖效應的寄生BJT，橫向BJT會導致閂鎖效應，其中R3不一定有。

☆可以畫出導致閂鎖效應的電路圖，一旦這個電路導通就會一直導通：

03 - 什么情況可能觸發(fā)latch-up

• 當有電流流入到substrate中，例如ESD事件發(fā)生時；
• 當芯片突然上電，NWELL與P-SUB之間的寄生電容產(chǎn)生足夠的電流，當這個電流達到一定程度，可能會引起latch-up;
• 當很多的驅(qū)動器同時動作，負載過大使 power 和 gnd 突然變化，也有可能打開 SCR 的一個 BJT。

04 - 如何防止latch-up

• 使用保護環(huán) Guard-ring: P+ ring 環(huán)繞 nmos 并接 GND；N+ ring 環(huán)繞 pmos 并接 VDD，一方面可以降低 Rwell 和 Rsub 的阻值，另一方面可阻止載流子到達 BJT 的基極。如果可能，可再增加兩圈 ring。

• Substrate contact 和 well contact 應盡量靠近 source 端,以降低 Rwell 和 Rsub 的阻值;
• 除在 I/O 處需采取防 Latch-up 的措施外, 凡接 I/O 的內(nèi)部 mos 也應圈保護環(huán) guard ring;
• 使 nmos 盡量靠近 GND, pmos 盡量靠近 VDD, 保持足夠的距離在 pmos 和 nmos 之間以降低引發(fā) SCR 的可能
• I/O 處盡量不使用 pmos (nwell)

WX訂閱號：Analog CMOS

WX訂閱號：Analog CMOS

WX訂閱號：Analog CMOS

創(chuàng)作挑戰(zhàn)賽新人創(chuàng)作獎勵來咯，堅持創(chuàng)作打卡瓜分現(xiàn)金大獎

總結(jié)

以上是生活随笔為你收集整理的芯片设计中的latch_Latch-up （闩锁效应）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網(wǎng)站內(nèi)容還不錯，歡迎將生活随笔推薦給好友。