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1、硬件工程師面試題集(DSP，嵌入式系統，電子線路，通訊，微電子，半導體)1下面是一些基本的數字電路知識問題，請簡要回答之。什么是Setup和Hold時間？答：Setup/Hold Time用于測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間(SetupTime)是指觸發器的時鐘信號上升沿到來以前，數據能夠保持穩定不變的時間。輸入數據信號應提前時鐘上升沿(如上升沿有效)T時間到達芯片，這個T就是建立時間通常所說的SetupTime。如不滿足 Setup Time，這個數據就不能被這一時鐘打入觸發器，只有在下一個 時鐘上升沿到來時，數據才能被打入觸發器。保持時間(Hold Time)是指觸發器。

2、的時鐘信號上升沿到來以后，數據保持穩定不變的時間。如果Hold Time不夠，數據同樣不能被打入觸發器。(2) 什么是競爭與冒險現象？怎樣判斷？如何消除？答：在組合邏輯電路中，由于門電路的輸入信號經過的通路不盡相同，所產生的延時也就會不同，從而導致到達該門的時間不一致，我們把這種現象叫做競爭。由于競爭而在電路輸出端可能產生尖峰脈沖或毛刺的現象叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。(3) 請畫出用 D觸發器實現 2倍分頻的邏輯電路答：把D觸發器的輸出端加非門接到 D端即可，如下圖所示：OUTPUTCLK(4) 什么是”線。

3、與邏輯，要實現它，在硬件特性上有什么具體要求？答：線與邏輯是兩個或多個輸出信號相連可以實現與的功能。在硬件上，要用0C門來實現(漏極或者集電極開路)，為了防止因灌電流過大而燒壞 0C門,應在0C門輸出端接一上 拉電阻(線或則是下拉電阻)。(5) 什么是同步邏輯和異步邏輯？同步電路與異步電路有何區別？答：同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系.電路設計可分類為同步電路設計和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作，而異步電路不使用時鐘脈沖做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。異步電路具有下列優點：無時鐘歪斜問題、低電源消耗、平。

4、均效能而非最差效能、模塊性、可組合和可復用性。你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？答：常用的電平標準， 低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、 ECL、ECL、LVPECL 等，高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。一般說來，CMOS電平比TTL電平有著更高的噪聲容限。如果不考慮速度和性能，一般TTL與CMOS器件可以互換。但是需要注意有時候負載效應可能引起電路工作不正常，因為有些TTL電路需要下一級的輸入阻抗作為負載才能正常工作。(6) 請畫出微機接口電路中，典型的輸入設備與微機接口。

5、邏輯示意圖(數據接口、控制接口、鎖存器/緩沖器)典型輸入設備與微機接口的邏輯示意圖如下:控制數據息線地址總線捋制信號A/dlo門 輸輸M接數據信號歸鎖存露輸入設備2、你所知道的可編程邏輯器件有哪些？答: ROM(只讀存儲器)、PLA(可編程邏輯陣列)、FPLA(現場可編程邏輯陣列)、PAL(可編程 陣列邏輯)GAL(通用陣列邏輯)，EPLD(可擦除的可編程邏輯器件 )、FPGA(現場可編程門陣 列)、CPLD(復雜可編程邏輯器件)等，其中ROM、FPLA、 PAL、GAL、EPLD是出現較 早的可編程邏輯器件，而FPGA和CPLD是當今最流行的兩類可編程邏輯器件。FPGA是基于 :查找表結構的。

6、，而CPLD 是基于 :乘積項結構的。3、用 VHDL 或 VERILOG、ABLE 描述8位D觸發器邏輯4、 請簡述用 EDA軟件(如PROTEL)進行設計(包括原理圖和 PCB圖倒調試出樣機的整 個過程，在各環節應注意哪些問題？答:完成一個電子電路設計方案的整個過程大致可分：(1)原理圖設計(2)PCB設計(3)投板(4)元器件焊接(5)模塊化調試(6)整機調試。注意問題如下：(1)原理圖設計階段注意適當加入旁路電容與去耦電容；注意適當加入測試點和0歐電阻以方便調試時測試用；注意適當加入 0歐電阻、電感和磁珠以實現抗干擾和阻抗匹配；(2)PCB設計階段自己設計的元器件封裝要特別注意以防止板。

7、打出來后元器件無法焊接；FM部分走線要盡量短而粗，電源和地線也要盡可能粗；旁路電容、晶振要盡量靠近芯片對應管腳；注意美觀與使用方便；(3)投板說明自己需要的工藝以及對制板的要求；(4)元器件焊接防止出現芯片焊錯位置，管腳不對應；防止出現虛焊、漏焊、搭焊等；(5)模塊化調試先調試電源模塊，然后調試控制模塊，然后再調試其它模塊；上電時動作要迅速，發現不會出現短路時在徹底接通電源；調試一個模塊時適當隔離其它模塊；各模塊的技術指標一定要大于客戶的要求；(6)整機調試如提高靈敏度等問題5、基爾霍夫定理KCL ：電路中的任意節點，任意時刻流入該節點的電流等于流出該節點的電流( KVL 同理)6、描述反饋電。

8、路的概念，列舉他們的應用 反饋是將放大器輸出信號 (電壓或電流 )的一部分或全部，回收到放大器輸入端與輸入信號進 行比較 (相加或相減 )，并用比較所得的有效輸入信號去控制輸出，負反饋可以用來穩定輸出 信號或者增益， 也可以擴展通頻帶， 特別適合于自動控制系統。正反饋可以形成振蕩， 適合 振蕩電路和波形發生電路。7、負反饋種類及其優點 電壓并聯反饋，電流串聯反饋，電壓串聯反饋和電流并聯反饋 降低放大器的增益靈敏度， 改變輸入電阻和輸出電阻， 改善放大器的線性和非線性失真， 有 效地擴展，放大器的通頻帶，自動調節作用8、放大電路的頻率補償的目的是什么，有哪些方法 頻率補償是為了改變頻率特性，減小。

9、時鐘和相位差，使輸入輸出頻率同步 相位補償通常是改善穩定裕度，相位補償與頻率補償的目標有時是矛盾的 不同的電路或者說不同的元器件對不同頻率的放大倍數是不相同的， 如果輸入信號不是單一 頻率，就會造成高頻放大的倍數大，低頻放大的倍數小，結果輸出的波形就產生了失真 放大電路中頻率補償的目的： 一是改善放大電路的高頻特性， 而是克服由于引入負反饋而可 能出 現自激振蕩現象，使放大器能夠穩定工作。在放大電路中，由于晶體管結電容的存在 常常會使放大電路頻率響應的高頻段不理想， 為了解決這一問題， 常用的方法就是在電路中 引入負反饋。 然后， 負反饋的引入又引入了新的問題， 那就是負反饋電路會出現自激振蕩。

10、現 象，所以為了使放大電路能夠正常穩定工作，必須對放大電路進行頻率補償。 頻率補償的方法可以分為超前補償和滯后補償， 主要是通過接入一些阻容元件來改變放大電 路的開環增益在高頻段的相頻特性，目前使用最多的就是鎖相環9、有源濾波器和無源濾波器的區別 無源濾波器：這種電路主要有無源元件R、 L 和 C 組成；有源濾波器：集成運放和 R、C 組成，具有不用電感、體積小、重量輕等優點。 集成運放的開環電壓增 益和輸入阻抗均很高， 輸出電阻小， 構成有源濾波電路后還具有一定的電壓放大和緩沖作用。 但集成運放帶寬有限，所以目前的有源 濾波電路的工作頻率難以做得很高。10、名詞解釋： SRAM 、 SSRA。

11、M 、SDRAM 、壓控振蕩器 (VCO)SRAM ：靜態 RAM ；DRAM ：動態 RAM ； SSRAM ： Synchronous Static Random Access Memory 同步靜態隨機訪問存儲器， 它的一種類型的 SRAM 。 SSRAM 的所有訪問都在時 鐘的上升 /下降沿啟動。地址、數據輸入和其它控制信號均與時鐘信號相關。這一點與異步SRAM 不同，異步 SRAM 的訪問獨立于時 鐘，數據輸入和輸出都由地址的變化控制。 SDRAM ：Synchronous DRAM 同步動態隨機存儲器。11、名詞解釋： IRQ 、BIOS 、USB 、 VHDL 、SDR 。(1)。

12、 IRQ ：中斷請求(2) BIOS ：BIOS 是英文 Basic Input Output System 的縮略語，直譯過來后中 文名稱就是 基 本輸入輸出系統 。其實， 它是一組固化到計算機內主板上一個 ROM 芯片上的程序 ，它保 存著計算機最重要的基本輸入輸出的程序、系統設置 信息、開機后自檢程序和系統自啟動 程序。其主要功能是為計算機提供最底層的、 最直接的硬件設置和控制。USB : USB，是英文 Universal Serial BUS (通用串行總線)的縮寫，而其 中文簡稱為“通串線，是一個外部總線標準，用于規范電腦與外部設備的連接和通訊。(4) VHDL ： VHDL 的英。

13、文全寫是： VHSIC ( Very High Speed Integrated Circuit ) Hardware Description Language. 翻譯成中文就是超高速集成電路硬件描述語言。 主要用于描述數字系 統的結構、行為、功能和接口。(5)SDR :軟件無線電，一種無線電廣播通信技術，它基于軟件定義的無線通信協議而非通過硬連線實現。換言之，頻帶、空中接口協議和功能可通過軟件下載和更新來升級，而不用完全更換硬件。SDR針對構建多模式、多頻和多功能無線通信設備的問題提供有效而安 全的解決方案。12、單片機上電后沒有運轉，首先要檢查什么首先應該確認電源電壓是否正常。用電壓表測量。

14、接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應該使用示波器探頭的“ X10”檔。另一個辦法是測量復位狀態下的10 口電平，按住復位鍵 不放，然后測量 10 口(沒接外部上拉的 P0 口除外)的電 壓，看是否是高電平，如果不是高電平，則多半是因為晶振沒有起振。另外還要注意的地方是，如果使用片內 ROM的話(大部分情況下如此，現在 已經很少有用外部擴 ROM的 了)，一定要將 EA引腳拉高，否則會出現程序亂跑的情況。有時用仿真。

15、器可以，而燒入片子不行，往往是因為EA引腳沒拉高的緣 故(當然，晶振沒起振也是原因只一)。經過上面幾點的檢查，一般即可排除故障了。如果系統不穩定的話，有時是因為電源濾波不好導致的。在單片機的電源引 腳跟地引腳之間接上一個O.luF的電容會有所改善。 如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。遇到系統不穩定時，就可以并上 電容試試(越靠近芯片越好)。13、最基本的三極管曲線特性答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和輸出特性曲線。輸入特性是指三極管輸入回路中，加在基極和發射極的電壓VBE與 由它所產生的基極電流IB 之間的關系。輸出特性通常是。

16、指在一定的基極電流IB控制下，三極管的集電極與發射極之間的電壓 VCE同集電極電流IC的關系圖(1)典型輸入特性曲線圖(2)典型輸出特性曲線圖(3)直、交流負載線，功耗線14、什么是頻率響應，怎么才算是穩定的頻率響應，簡述改變頻率響應曲線的幾個方法答：這里僅對放大電路的頻率響應進行說明。在放大電路中，由于電抗元件(如電容、電感線圈等)及晶體管極間電容的存在，當輸入信號的頻率過低或過高時，放大電路的放大倍數 的數值均會降低，而且還將產生相位超前或之后現象。也就是說，放大電路的放大倍數(或者稱為增益)和輸入信號頻率是一種函數關系，我們就把這種函數關系成為放大電路的頻 率響應或頻率特性。放大電路的頻。

17、率響應可以用幅頻特性曲線和相頻特性曲線來描述，如果一個 放大電路的 幅頻特性曲線是一條 平行于x軸的直線(或在關心的頻率范圍內平行于x軸)，而相頻特性曲線是一條通過 原點的直線(或在關心的頻率范圍是條通過原點的直線)，那么該頻率響應就是穩定的改變頻率響應的方法主要有：(1)改變放大電路的元器件參數；(2)引入新的 元器件來改善 現有放大電路的頻率響應；(3)在原有放大電路上串聯新的放大電路構成多級放大電路。15、給出一個差分運放，如何進行相位補償，并畫補償后的波特圖答：隨著工作頻率的升高，放大器會產生附加相移，可能使負反饋變成正反饋而引起自激。進行相位補償可以消除高頻自激。 相位補償的原理是：。

18、在具有高放大倍數的中間級， 利用一 小電容C (幾十幾百微微法)構成電壓并聯負反饋電路?？梢允褂秒娙菪Ｕ?RC校正 分別對相頻特性和幅頻特性進行修改。波特圖就是在畫放大電路的 頻率特性曲線時使用 對數坐標。波特圖由 對數幅 頻特性和對數 相頻特性兩部分組成，它們的橫軸采用對數刻度lg f，幅頻特性的縱軸采用lg |Au|表示，單位為dB ;相頻特性的縱軸仍用$表示。高通電路與低通電踣的皴特圖通電廉波帚毎(町低通電陸注特囲16、基本放大電路的種類及優缺點，廣泛采用差分結構的原因基本放大電路按其接法分為共基、共射、共集放大電路。共射放大電路既 能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸。

19、出電阻較大，頻帶較窄共基放大電路只能 放大電壓不能放大電流，輸入電阻小，電壓放大倍數和輸出電阻與共射放 大電路相當，頻率特性是三種接法中最好的電路。常用于寬頻帶 放大電路。共集放大電路只能 放大電流不能放大電壓，是三種接法中輸入電阻最大、輸出電阻最小的電路，并具有電壓跟隨的特點。常用于電壓大電路的輸入級和輸出級，在功率放大電路中也常采用射極輸出的形式。廣泛采用差分結構的原因是差分結構可以抑制溫度漂移現象。17、 給出一差分電路，已知其輸出電壓Y+和Y-，求共模分量和差模分量設共模分量是 Yc,差模分量是 Yd,則可知其輸Y+=Yc+Yd Y-=Yc-Yd 可得 Yc=(Y+ + Y-)/2 Y。

20、d=(Y+- Y-)/218、 畫出一個晶體管級的運放電路，說明原理下圖(a)給出了單極性集成運放C14573的電路原理圖，圖(b)為其放大電路部分：圖C14573電路原理圖圖(b) C14573的放大電路部分圖(a)中T1 , T2和T7管構成多路電流源， 為放大電路提供靜態偏置電流，把偏置電路簡化后，就可得到圖(b)所示的放大電路部分。第一級是以 P溝道管T3和T4為放大管、以 N溝道管T5和T6管構成的電流源為有源 負載，采用共源形式的雙端輸入、單端輸出差分放大電路。由于第二級電路從T8的柵極輸入，其輸入電阻非常大，所以使第一級具有很強的電壓放大能力。第二級是共源放大電路，以 N溝道管T。

21、8為放大管，漏極帶有源負載，因此也具有很強的電 壓放大能力。但其輸出電阻很大，因而帶負載能力較差。電容C起相位補償作用。佃、電阻R和電容C串聯，輸入電壓為 R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，求這兩種電路輸出電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。當 RCT時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。答：當輸出電壓為 C上電壓時：電路的頻率響應為jcoC記輸入電壓頻譜為 (們則輸出電壓的頻譜為啓)卡咖恥帀才他當輸出電壓為C上電壓時屯路的頻率響應為T日何= 尺+!一1+JejRC記輸 Vth，當輸出到達 VDD-Vth時管子已經關斷了。 所以當柵壓 為V。

22、DD時，源級的最高輸出電壓只能為VDD-Vth。這叫閾值損失。N管的輸出要比柵壓損失一個閾值電壓。因此不宜用N管傳輸高電平。P管的輸出也會比柵壓損失一個閾值。同理柵壓為0時，P管源級的輸出電壓范圍為 VDD至,Vth因此不宜用P管傳遞低電平。22、畫電流偏置的產生電路，并解釋?；镜钠秒娏鳟a生電路包括鏡像電流源、比例電流源和微電流源三種。下面以鏡像電流源電路為例進行說明：淤融斛融HI鼬齡tqIhi鹹聊曲晡如殃蛀 龍應如料為mi to imM航它揀娥讎 d備腫訕“蛇酈橢*!卿U叫詢 耐于船戰飆現吶集瞅帆妬叫叫邛S O由于 溯謝糊籬帆禮器跌為WffiMffio 細電滋RWMi23、畫出施密特電路。

23、，求回差電壓。G.Ki砧用CMOS反相器構盛杓施密特址發舉5)電路悝(町幗殆捋號答：下圖是用 CMOS反相器構成的施密特電路:假定反相器G】和巳是CMOS電瓶它們的例值電壓為 f 如號,且/?( q，還有 clock的delay， 寫 出決定最大時鐘的因素，同時給出表達式T+TclkdealyTsetup+Tco+Tdelay ； TholdTclkdelay+Tco+Tdelay ；計算信號在這些60、說說靜態、動態時序模擬的優缺點。 靜態時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時。

24、的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優化設計，因此靜態時序分析已經越來越多地被用到數字集成電路設計的驗證中。動態時序模擬就是通常的仿真，因為不可能產生完備的測試向量，覆蓋門級網表 中的每一條路徑。因此在動態時序分析中，無法暴露一些路徑上可能存在的 時序問題。61、畫出 CMOS 電路的晶體管級電路圖，實現Y=A*B+C(D+E)此類題目都可以采用一種做法，首先將表達式全部用與非門和非門表示，然后將用CMOS電路實現的非門和與非門代入即可。 非門既可以單獨實現， 也。

25、可 以用與非門實現(將兩輸入 端接在一起即可)下閨星用非門和與非f 實現Y的屯路I割。(a)非門62、利用4選1數據選擇器實現(b)與非門F(x,y,z)=xz+yz假設選1數據選樣器的地址端分別為A1和A0.數據輸入端分別為DO.DK D丄和D3fl由于F(x.y.z) = xz + yz= O-y* z*+xy z + 1 yz-xyz令* DO=O, Dlx, D2=l, D3=x, Al(SD2)=yt AO(SDl)=z 即可實現 F 兩數，It電路如下圖：63、A、B、C、D、E進行投票，多數服從少數，輸出是F(也就是如果A、B、C、D、E中1的個數比0多，那么F輸出為1,否則F為。

26、0)，用與非門實現，輸入 數目沒有 限制記A贊成時 A=1，反對時 A=0 ； B贊成時 A=1，反對時 B=0 ； C、D、E亦是如此。由 于共5人投票且少數服從多數，因此只要有三人投贊成票即可，其他人的投票結果并不需 要考慮?；谝陨戏治?#xff0c;下圖給出用與非門實現的電路：64、用邏輯門畫出D觸發器65、簡述latch和filp-flop的異同本題即問鎖存器與觸發器的異同。觸發器：能夠存儲一位二值信號的基本單元電路統稱為“觸發器”。鎖存器：一位觸發器只能傳送或存儲一位數據，而在實際工作中往往希望一次傳送或存儲多位數據。為此可把多個觸發器的時鐘輸入端CP連接起來，用一個公共的控制信號來控制，而各個。

27、數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱為“鎖存器”66、LATCH 和DFF的概念和區別本題即問D鎖存器與D觸發器的概念與區別。D觸發器是指由 時鐘邊沿觸 發的存儲器單元，鎖存器指一個 由信號而不是時鐘控制的電平 敏感的設備鎖存器通過鎖存信號控制，不鎖存數據時，輸出端的信號隨輸入信號變化，就像信號通過緩沖器一樣，一旦鎖存信號起鎖存作用，則數據被鎖住，輸入信號不起作用。67、 latch與register的區別，為什么現在多用register。行為級描述中latch如何產生的latch是電平觸發，register是邊沿觸發，register在同一時鐘邊沿。

28、觸發下動作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會導致時序分析困難，不適當的應用latch則會大量浪費芯片資源。68、How many flip-flop circuits are needed to divide by 16 (Intel)此題即間段計16分頻盂聲多少觸發器，此類問題的解法是：假沒隔耍x分 頻，則需要的觸發器個數N為*N =1o/Q1上式屮的括號表示上取整*因此對于1(5分頻*需要4個觸發器*69、 用 filp-flop 和 logic-gate 設計一個 1 位加法器，輸入 carryin 和 current-stage,輸 出 carryout 。

29、禾口 next-stage.考設計具有輸入輸出緩沖功能的加法器，這樣理解的話，題目做起來很簡單，只要將輸入和輸出各加一個觸發器 作為數據鎖存器即可， 也就是需要 4個觸發器。加法功能完全由門電 路實現。70、實現 N 位 Johnson Counter， N=5首先給大家解釋下Johnson Counter，Johnson Counter即約翰遜計數器， 又稱扭環形計數器，是移位寄存器型計數器的一種。由于環形計數器的電路狀態利用率較低，為了在不改變移位寄存器內部結構的條件下提高環形計數器的電路狀態利用率，只能從改變反饋邏輯電路上想辦法。事實上任何一種移位寄存器型計數器的結構都可表示為如下圖所示的一般形式。其中反饋邏輯電路的函數表達式可寫成：移位爵存器型計數器的一般結構形式環形計數器是反饋邏輯函數中最諭單的一種，即D廠若將反饋邏輯函 數取為鞏二喬 則可得到如下圖所示的電路，這個電路稱為扭環形計數器也 稱為約翰遜計數器。CLK扭環形計數器電路由XV位移位寄存船構成的扭環形計數器的有效狀態循環數為2N.因此無 法用冷=，的約翰遜計數器是無法實現的。下面給出梧的約翰遜計數器(不能自 啟如71、 Cache的主要作用是什么，它與Buffer有何區別，DSPCa。

總結

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