前仿真也稱為功能仿真，主旨在于驗證電路的功能是否符合設計要求，其特點是不考慮電路門延遲與線延遲，主要是驗證電路與理想情況是否一致。可綜合FPGA代碼是用RTL級代碼語言描述的，其輸入為RTL級代碼與Testbench.

　　后仿真也稱為時序仿真或者布局布線后仿真，是指電路已經映射到特定的工藝環境以后，綜合考慮電路的路徑延遲與門延遲的影響，驗證電路能否在一定時序條件下滿足設計構想的過程，是否存在時序違規。其輸入文件為從布局布線結果中抽象出來的門級網表、Testbench和擴展名為SDO或SDF的標準時延文件。SDO或SDF的標準時延文件不僅包含門延遲，還包括實際布線延遲，能較好地反映芯片的實際工作情況。一般來說后仿真是必選的，檢查設計時序與實際的FPGA運行情況是否一致，確保設計的可靠性和穩定性。選定了器件分配引腳后在做后仿真。

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總結

以上是生活随笔為你收集整理的关于FPGA的一些你必须知道的概念的全部內容，希望文章能夠幫你解決所遇到的問題。

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